[发明专利]使用W－CDMA方案的发射功率控制电路无效
| 申请号： | 02808939.1 | 申请日： | 2002-04-26 |
| 公开（公告）号： | CN1505875A | 公开（公告）日： | 2004-06-16 |
| 发明（设计）人： | 村冈真也 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | H04B7/26 | 分类号： | H04B7/26;H04J13/00 |
| 代理公司： | 北京东方亿思专利代理有限责任公司 | 代理人： | 王怡;李其华 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 比较路径延迟值之间的差值。当该差值小于预定值时，路径被假定为同一路径。于是，在为这些路径所估计的SIR之间进行相互比较。将这些SIR与对应的加权系数相乘，并且在SIR加法电路7中相加。这防止了诸如单条路径被识别为多条路径的错误识别，并且还防止了SIR在相加后错误地变大。因此，防止了线路质量恶化。 | ||
| 搜索关键词： | 使用 cdma 方案 发射 功率 控制电路 | ||
【主权项】：
1.一种使用W-CDMA方案的发射功率控制电路，包括：信号干扰功率比估计电路，用于估计来自解扩电路的信号1到N中每一个信号的S/N比，并且输出估计结果，所述N是1或大于1的整数，所述估计结果以下被称为信号干扰功率比值；和信号干扰功率比加法装置，用于将从所述信号干扰功率比估计电路输出的所述信号干扰功率比值1到N相加，其中，当相对于FR信号的延迟值之间的差值等于或小于预定值时，所述信号干扰功率比加法装置认为那些路径是同一路径，将所述信号干扰功率比值1到N与对应的加权系数相乘，然后再将这些信号干扰功率比值相加，所述FR信号指示了所输入的路径1到N中的路径的帧定时。
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