[发明专利]通信系统中发送/接收检错信息的设备和方法有效
| 申请号： | 02804564.5 | 申请日： | 2002-10-25 |
| 公开（公告）号： | CN1491503A | 公开（公告）日： | 2004-04-21 |
| 发明（设计）人： | 金东熙;崔虎圭;金尹善;权桓准 | 申请（专利权）人： | 三星电子株式会社 |
| 主分类号： | H04L1/00 | 分类号： | H04L1/00 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 郭鸿禧;马莹 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 本发明公开了为确定数据序列的长度而生成检错信息位序列的设备。该设备包括数个级联寄存器和数个加法器。在接收控制信息序列期间，运算器生成反馈位序列和把生成的反馈位序列提供给加法器。在接收完成之后，运算器把预置输入位依次加入最后寄存器的输出位中和输出结果。初始值控制器把两个初始值的所选那一个提供给寄存器。 | ||
| 搜索关键词： | 通信 系统 发送 接收 检错 信息 设备 方法 | ||
【主权项】：
1.一种在可以通过数据信道，发送具有不同长度的至少两个数据序列，和通过数据控制信道，发送具有与数据序列相同的长度的控制数据序列的通信系统中，为确定发送的数据序列的长度而生成检错信息序列的设备，控制数据序列包括指示与每个数据序列有关的信息的控制信息序列、和检测控制信息序列的错误的检错信息序列，该设备包括：数个级联寄存器，其中，寄存器的个数与检错信息序列中的位数相同；定位在寄存器之间通过预定生成多项式确定的数个加法器，每个加法器把通过输入路径接收的位序列加入反馈位序列中，通过输出路径输出相加结果；运算器， 在接收控制信息序列期间，它通过把控制信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，并且，把生成的反馈位序列提供给加法器，和 在接收输入信息序列完成之后，它把预置输入位依次加入最后寄存器的输出位中，输出相加结果，作为检错信息位序列；和初始值控制器，用于把为两个数据序列独立确定的两个初始值的所选那一个提供给寄存器。
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