[发明专利]用于管线模拟至数字转换器的数字逻辑修正电路无效
| 申请号： | 00819042.9 | 申请日： | 2000-08-25 |
| 公开（公告）号： | CN1435010A | 公开（公告）日： | 2003-08-06 |
| 发明（设计）人： | 江美玲 | 申请（专利权）人： | 先进微装置公司 |
| 主分类号： | H03M1/06 | 分类号： | H03M1/06 |
| 代理公司： | 北京纪凯知识产权代理有限公司 | 代理人： | 戈泊,程伟 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 一个数字逻辑修正(DLC)电路(68)，该数字逻辑修正(DLC)电路(68)可以应用在管线(pipeline)模拟至数字(A/D)的转换器(60)，而管线(pipeline)模拟至数字(A/D)的转换器(60)在结构上有多重的级，每一级都会产生至少一对的数字输出，而从这些数字输出，可以得到某一个模拟输入信号的数字表示法。DLC电路(68)包含有一个加法器(176)，而该加法器(176)有多重的输入端和输出端。DLC电路(68)有许多的数字延迟单元群，而每一数字延迟单元群包含至少一个数字延迟器(170)、数字延迟单元群的一个输入端(172)用来接收相对的数字输出位，而数字延迟单元群的一个输出端(174)用来提供一个到其个别对应加法器输入端的延迟数字输出位。DLC电路(68)有一个时序产生器(70)，而该时序产生器(70)可以产生时序信号给DLC电路(68)，以使每一个数字延迟单元群的输出信号在数据有效期间到达加法器输入端变得同步。在以上的装置中，有一个主要时序信号加在每一相隔级的数字延迟单元群上，而次要时序信号加在其余的数字延迟单元群上，主要时序信号和次要时序信号所施加的时间点是要有效地延迟每一个级上的数字输出位，而此延迟的动作是透过个别所属的数字延迟单元群而达成，延迟之后会使得数字输出位数据有效期间到达加法器的输入端，因此加法器((176)会在其输出端产生代表模拟输入信号的数字表示式。 | ||
| 搜索关键词： | 用于 管线 模拟 数字 转换器 逻辑 修正 电路 | ||
【主权项】：
1.一个数字逻辑修正(DLC)电路(68)，该数字逻辑修正(DLC)电路(68)用在管线(pipeline)模拟至数字(A/D)的转换器(60)，而管线(pipeline)模拟至数字(A/D)的转换器(60)在结构上有多重的级，每一级都会产生至少一对的数字输出位，而从这些数字输出位，可以得到某一个模拟输入信号的数字表示法。DLC电路(68)包含有：一个加法器(176)，该加法器(176)有多重的输入端和输出端；许多的数字延迟单元群，每一数字延迟单元群包含至少一个数字延迟器(170)、数字延迟单元群的一个输入端(172)用来接收相对的数字输出位，而数字延迟单元群的一个输出端(174)用来提供一个到其个别对应加法器输入端的延迟数字输出位；一个时序产生器(70)，该时序产生器(70)可以产生时序信号给DLC电路(68)，以使每一个数字延迟单元群的输出信号在数据有效期间到达加法器输入端变得同步；在以上的装置中，有一个主要时序信号加在每一相隔级的数字延迟单元群上，而次要时序信号加在其余的数字延迟单元群上，主要时序信号和次要时序信号所施加的时间点是要有效地延迟每一个级上的数字输出位，而此延迟的动作是透过个别所属的数字延迟单元群而达成，延迟之后会使得数字输出位在数据有效期间到达加法器的输入端，因此加法器(176)会在其输出端产生代表模拟输入信号的数字表示式。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于先进微装置公司，未经先进微装置公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/00819042.9/，转载请声明来源钻瓜专利网。
