[发明专利]用于静电放电保护的电源箝位电路

说明书

本发明涉及静电放电保护，特别涉及用于吸收在静电放电期间的电流的保护电路。

集成电路(IC)一般在带有外部连接器的情况下被制造，所述连接器用于连接电源、控制装置或和外部装置或系统实现通信连接。在IC制造中的趋势是增加其内部元件例如晶体管和互连的密度。此外，用于操作集成电路的电源电位继续被减少。

随着集成电路元件的密度增加和操作电源电压的降低，集成电路对静电放电的影响越来越敏感。静电放电(ESD)指的是由于在特定的集成电路组件上或者在处理所述集成电路组件的附近的人身上的静电荷的积累而产生的在一个短的时间间隔内的大电流放电现象。ESD对于半导体器件是一个严重的问题，因为其具有能够破坏整个IC的电位。因为ESD事件通常跨过和IC组件端子相连的硅电路发生，所以电路设计者一直致力于研究对这些敏感电路的足够的保护装置。

一种方法是使用栅极接地的晶体管作为简单的ESD保护电路。这种晶体管作为二极管被配置，并具有低于栅极绝缘击穿电压的漏板结击穿电压。虽然这种电路在静电放电时提供一些保护，但是其不能通过某些ESD事件固有的大的电流。一种ESD保护电路应当能够通过在一个短的时间内使大电流非破坏性地流过一个低阻抗通路来保护IC不被任何可想见的静电放电破坏。

在设计ESD保护电路时的一个困难是必须要满足的苛求的性能要求。例如，用于测量ESD的稳健性的主要工业标准之一(MIL-STD-883Cmethod 3015.7 Notice8(1998),and its follow-on Human Body Model(HBM)standard No.5.1(1993)from the EOS/ESD Association)要求对大量的插头和电源的组合进行ESD测试。在过去，ESD保护电路难于满足这些苛刻要求，同时又维持足够的噪声免除性。

集成电路一直处于HBM测试的压力下，这是因为反复地对电源干线例如上部电源电压Vcc供电线施加应力导致各个击穿点的疲劳。需要一种可靠的电源箝位电路，用于减少Vcc干线对于和ESD测试相关的失败机理的敏感性。此外，使得输入和输出插头的ESD保护由于可靠的电源箝位电路而变得比较简单，因为ESD电流可以通过一个电源或另一个电源。

在申请序列号为08/823109，申请日为1997,3,24,名称为“MOSFET-based Power Supply Clamps for Electrostatic DischargeProtection of Integrated Circuits(集成电路静电放电保护用的基于MDSFET的电源箝位电路)”的美国专利中描述了一种p沟道场效应晶体管(PFET)电源箝位电路。这种箝位电路使用PFET为静电电压提供通过晶体管的放电通路。在ESD事件期间，晶体管的栅极被拉到接近于地电位。因此，晶体管的门限降低。因而，晶体管不能耗散来自电源节点的最大可能的电流。

由于上述原因，在本领域中需要一种增加ESD电源箝位电路装置的面积效率的电路，用于在ESD事件期间吸收较大的电流。

在一个实施例中，本发明描述了一种电源箝位电路，其包括和电源节点相连的可开关的电流吸收装置和控制电路。所述控制电路和可开关的电流吸收装置的控制连接相连，并且适用于在电源节点上发生静电放电事件期间向控制连接提供控制电压。所述控制电压具有在外部提供的电源的电压范围之外的电位。

在另一个实施例中，一种电源箝位电路包括和电源节点相连的晶体管，以及和晶体管的栅极相连的控制电路。所述控制电路适用于在电源节点上发生静电放电期间向栅极提供控制电压。所述控制电压通过所述晶体管提供放电通路，其不限于晶体管的门限电压降。

在另一个实施例中，提供一种集成电路，其包括用于接收电源电压的电源节点，用于实现预定功能的内部电路，以及用于在电源节点上发生静电放电事件期间提供放电通路的电源箝位电路。所述电源箝位电路包括和电源节点相连的晶体管，以及和晶体管的栅极相连的控制电路。所述控制电路适用于在电源节点上发生静电放电期间向晶体管的栅极提供控制电压，同时所述控制电压通过所述晶体管提供放电通路，其不限于晶体管的门限电压降。

图1是按照本发明的一个实施例的集成电路的方块图；

图2是具有PMOS晶体管和基于NOR的控制电路的箝位电路；

图3是具有PMOS晶体管和基于NAND的控制电路的箝位电路；

图4是具有PMOS晶体管和基于NAND的控制电路的另一种箝位电路；