[发明专利]改进计时器性能的集成电路输入/输出处理器

权利要求书

1.一种计时器处理器(22)，其特征在于：

一个第一计时器总线(71)；

一个第二计时器总线(72)；

多个时基选择信号(50)；

一个第一时基通道(80中的一个)，用于产生一个第一时基值，所述第一时基通道(80中的一个)被耦合至所述多个时基选择信号(50)；

一个第二时基通道(81中的一个)，用于产生一个第二时基值，所述第二时基通道(81中的一个)被耦合至所述多个时基选择信号；

一个第一计时器总线控制通道(61)，对应于所述第一时基通道(80中的一个)，用于选择所述第一和第二时基通道(80，81)中的一个，和如果所述第一时基通道(80中的一个)被选择，用于用第一时基值驱动所述第一计时器总线(71)，所述第一计时器总线控制通道(61)被耦合至所述第一计时器总线(71)和所述多个时基选择信号(50)；

一个第二计时器总线控制通道(62)，对应于所述第二时基通道(81中的一个)，如果所述第二时基通道(81中的一个)被选择，用于用第二时基值驱动所述第一计时器总线(71)，所述第二计时器总线控制通道(81中的一个)被耦合给所述第一计时器总线(71)和所述多个时基选择信号(50)；

一个管脚/状态总线，用于提供管脚和状态信息；

一个管脚控制通道(52)，用于控制在所述管脚/状态总线上，管脚和状态信息的传输；

一个第一工作通道(57)，被耦合至所述第一计时器总线(71)，用于接收第一时基值，和耦合至所述管脚/状态总线用于接收管脚和状态信息；和

一个第二工作通道(56)，被耦合至所述第二计时器总线(72)，用于接收一个第三时基值，和耦合至所述管脚/状态总线用于接收管脚和状态信息；

2.一种集成电路计时器(22)，其特征在于：

一个第一计时器总线(71)；

一个第一时基通道(80中的一个)，用于产生一个第一时基值；

一个第二时基通道(81中的一个)，用于产生一个第二时基值；

一个第一计时器总线控制通道(61)，对应于所述第一时基通道(80中的一个)，用于选择所述第一和第二时基通道(80，81)中的一个，和如果所述第一时基通道(80中的一个)被选择，用于用第一时基值驱动所述第一计时器总线(71)，和

一个第二计时器总线控制通道(62)，对应于所述第二时基通道(81中的一个)，如果所述第二时基通道(81中的一个)被选择，用于用第二时基值驱动所述第一计时器总线(71)。

3.一种集成电路计时器(22)，其特征在于：

多个数据导线(435)；

一个第一计时器通道(400)，其特征在于：

一个第一数据存储电路(403)，用于存储一个第一数据值；

一个第二计时器通道(404)，其特征在于：

一个第二数据存储电路(404)；

一个传输电路(408)，用于控制从所述第一数据存储电路，到所述第二数据存储电路的，第一数据值的一个传输，第一数据值是通过所述多个导线传输的；

其中所述第一和第二计时器通道(400，404)中的第一个，执行涉及第一数据值的一个计时器功能，和其中所述第一和第二计时器通道(400，404)中的第二个，存储第一数据值，而不执行任何涉及第一数据值的计时器功能。