[发明专利]半导体存储器无效

申请号：	96100436.3	申请日：	1996-01-16
公开（公告）号：	CN1084516C	公开（公告）日：	2002-05-08
发明（设计）人：	竹中博幸	申请（专利权）人：	株式会社东芝
主分类号：	G11C8/00	分类号：	G11C8/00;G11C11/407
代理公司：	中国国际贸易促进委员会专利商标事务所	代理人：	王以平
地址：	日本***	国省代码：	暂无信息
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摘要：
搜索关键词：	半导体存储器
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【说明书】：

本发明涉及半导体存储器。特别是涉及向读出放大器驱动电路供电的电源电路及与其连接的配线群。

以往，可以使用将从外部输入的电源电压降压后的内部电源电压用于各种外围电路的半导体存储器。由于半导体元件的微小化，能降低工作电压是其主要理由。另外，使用不依赖外部电源电压的内部电源电压的必要性也是一个重要理由。可是，这种电源电路使用的降压晶体管必须驱动大电流，所以容易造成大型化。更具体地说，为了将相当于电流驱动能力的W/L(晶体管的栅宽/晶体管的栅长)设定成大的值，就必须使W大。这样，降压晶体管就会在芯片上占据较大的空间，其配置方法一向都成问题。

以往电源配线的迂回连接在半导体存储器的设计上也存在种种问题。即在某一时间内有较大的电流流过电源配线，因此有必要使用大容量的配线，也就需要粗的金属配线。但是半导体存储器工作时，最为耗电的部位是读出放大器的驱动电路，该读出放大器驱动电路在许多情况下是在存储单元阵列或磁心存储块的两端边缘相对地配置。因此就必须将粗金属配线迂回配置于存储单元之间，这关系到芯片面积的增大。为了解决这种问题，美国专利5231607中详细地公开了在存储单元阵列上方平行配置多条电源配线的技术，但是从电源电路到存储单元仍然需要配置粗配线群。

如上所述，现有的半导体存储器存在电源配线占有面积大、芯片面积减少得不充分的问题。

本发明的目的是消除上述缺点，提供这样一种半导体存储器，它备有示增大芯片面积就能将足够的电力供给要它的部位的电源电路和电源配线。

为了达到上述目的，本发明提供的半导体存储器的特征是备有磁心存储块、电源电路、以及电源配线群，上述磁心存储块是这样构成的，即将存储单元阵列按行列形式配置成存储单元矩阵，将读出放大器按列形式配置成读出放大器阵列，且将多个存储单元阵列和读出放大器阵列分别交替配置，将分别对应于该读出放大器阵列的多个第1读出放大器驱动电路分别配置在读出放大器阵列的端部；上述电源电路沿该磁心存储块的第1长边及第1短边配置成L形状，向多个第1读出放大器驱动电路供给电力；上述电源配线群在磁心存储块上方配置成网格状，与电源电路和多个读出放大器驱动电路连接。

由于采用本发明提供的方法，在磁心存储块上方配置成网格状且与电源电路和多个读出放大器驱动电路连接的电源配线群形成平面状配线，并能向该平面状配线下方的各部位供给充分的电力。另外，平面状配线即使其一部分配线和连接点等处继线，也能利用其它完整的配线路径、绕过缺陷部分进行供电。其结果是有助于提高合格率。另外，该平面状配线配置在磁心存储块正上方，能从其长边及短边双方由电源电路供给电力。因此不需要从电源电路至平面状配线的配线，有助于减少芯片面积。

图1是表示本发明的实施例的主要部分的半导体存储器的平面图。

图2是表示本发明的实施例的主要部分的半导体存储器的平面图。

图3是放大后更详细地表示本发明的实施例的主要部分的平面图。

图4是简要地说明本发明的作用效果的平面图。

图5是放大后更详细地表示本发明的实施例的主要部分的平面图。

图6是放大后更详细地表示本发明的实施例的主要部分的电路图。

图7是详细地表示本发明的实施例的另一主要部分的电路图。

图8是详细地表示本发明的实施例的又一主要部分的电路图。

图9是简要说明本发明的另一实施例及其作用效果的平面图。

图10是本发明实施例的半导体存储器中升压电路的电路图。

图11是图10中的升压电路的工作特性曲线图。

图12是图10中的升压电路的详细电路图。