[发明专利]专用处理器及其设计方法

说明书

发明背景

本发明主要涉及到一复杂的专用集成电路，更具体地说，是一分布式并行处理器结构及使这种复杂集成电路能被容易设计的设计方法。

集成电路技术在门电路的集成方面不断向前发展，从很小数量(小于100个晶体管)到大量(成百万个晶体管)。因此，这就使得实现功能愈来愈复杂的集成电路(ICs)成为可能，从而代替大量的分立器件，但在尺寸，成本，可靠性方面与分立器件相当。但是，电路的复杂性和大量的可用晶体管使得设计IC更加困难。因此，开出了很多工具来帮助IC设计者更有效地设计IC。这些工具的目的是为了使设计者更容易地合成目标逻辑，而不必处理晶体管和门电路。

在通用的处理器结构中，基本的底层指令(如加，乘，比较等)是由硬件来实现的，这些底层指令被顺序组成一组经编程的指令集合以实现复杂的功能。这样的结构受中央处理单元(CPU)可实现的吞吐量的限制，因为CPU必须满足对于一系列操作的峰值吞吐量的要求。这样的限制经常对硬件提出很高的要求并导致被设计出的硬件利用效率不高。此外，这种集中控制结构的功率管理一般也很困难。

为了满足设计吞吐量的目标并且采用有效的硬件实现，设计者经常倾向于使用专用集成电路设计技术，其代价是牺牲由后合成可编程性提供的系统设计灵活性。

大体上，开发了两种方法来帮助IC设计者-“标准单元”和“门阵列”技术。这些技术在美国专利No.5,119,314(Hotta等)，5,173,864(Watanabe等)，5,197,016(Sugimoto等)和5,283,753(Schucker等)中有一般的阐述。在标准单元方法中，常用的逻辑块被仔细地设计和存储在单元库中。设计者可以寻找和内连合适的逻辑块以提供所需的功能。通常，这些块是基本逻辑结构，比如NAND或NOR门或其它简单的逻辑块，如加法器或乘法器。逻辑块可通过块的合适的输入/输出端子之间路由选择导线相连。

门阵列技术涉及到包含单一集成电路元件(门电路)直到但不包括可寻相连第一层的大量基片的制造。IC设计者只需指定用于内连预制好的门电路的导电模式来“定制”门阵列。

这两种方法共有的问题之一是：很难使用它们来设计执行复杂功能的IC、这是因为：标准单元和门阵列对所有应用的类型来说是基本的简单的逻辑块。因此，这将花费很多时间，技术和努力把这些基本的结构单元集成为有用的专用集成电路。此外，布局和时间安排的限制及用于内连这些逻辑块的设计努力通常会限制了设计者的自由和增加了设计时间。

作为例子，用于通讯的电路一般执行复杂的信号处理操作。这样电路的例子是有限脉冲响应滤波器，无限脉冲响应滤波器，解调器和相关器。这些电路包括复杂的数学算法，而这些算法只有相当熟练的工程师才能理解和设计。因此，使用可由标准单元和门阵列技术得到的基本结构单元实现这些电路是非常冗长乏味的。

一些与使用标准单元和门阵列设计方法的复杂集成电路的设计相关的布局限制由Schucker等人做了解决。其中描述的块结构的集成电路的设计方法允许先前开发的逻辑块的重用，但它没有讨论内连各种逻辑块的复杂性。此外，被描述的集成电路的设计方法不提供功率管理，而功率管理是包含大量门电路的复杂IC设计的重要因素。

有些电子系统制造者采用了完全不同的策略来解决以上的问题。他们使用通用IC，如微控制器和数字信号处理器而不依赖于定制IC。这些IC每秒能执行大量的指令。一般使用软件来定制这些IC的功能。

使用通用IC的其中一个问题是这些IC不可能达到与专用IC相比拟的吞吐量。在处理速度是关键因素的很多应用中，比如高速通讯系统，通用IC的性能是无法接受的。而且，软件的使用不会改变对相当熟练的工程师的需要，以实现复杂处理算法。

Sugimoto等公开了一计算机辅助系统及包含一通用处理器和连接在数据、地址和控制总线上的多个逻辑块的专用集成电路的设计方法。这个设计方法有几个缺点。首先，这种方法缺少执行由集成硅软件编译器合成为硬件块的逻辑块的后合成编程能力；即，基本的支持功能，如比较器，加法器，乘法器和计数器，加入这些基本功能块可增强系统的吞吐量。此外复杂算法的处理需要仍是在软件中实现，因而仍需要熟练的设计者来设计复杂系统。此外，由Sugimoto等描述的集成电路的设计方法不包括功率管理。

因此，存在这样的需求，即需要一个块结构的专用集成电路和允许把复杂的专用处理封装成功能块并能在不同的设计中重用的设计方法，并且这些功能块能被后合成编程以满足高效的专用集成电路设计发展和升级的需要。

发明概要