[发明专利]数字比较电路

权利要求书

1．一种用来检测第一个数大于第二个数这种情况的数字比较电路，包括：

对所述的第二个数各个位求反的补码电路，产生所述的第二个数的补码；

对所述的第一个数的最低有效位和所述的第二个数的补码的最低有效位执行逻辑与操作的第一进位逻辑电路，产生最低有效位的进位信号；以及

许多个以串联方式耦合的第二进位逻辑电路，每一个进位逻辑电路用来接收所述的第一个数的第二个低有效位到最高有效位中的相对应的位，所述的第二个数的补码的第二个低有效位到最高有效位中的相对应的位，以及各个相邻接的较低位的进位信号，由此产生相对应位的进位信号。

2．如在权利要求1中所述的数字比较电路，其中，所述的补码电路包含许多个非门。

3．如在权利要求1中所述的数字比较电路，其中，所述的第一进位逻辑电路包括：

一个与非门，用来接收所述的第一个数的最低有效位以及所述的第二个数的补码的最低有效位；以及

一个用来对所述的与非门求反的第一个非门。

4．如在权利要求1中所述的数字比较电路，其中，第二个所述的进位逻辑电路的每一个包括：

产生一个反相的进位信号(CG)的复合门，这样，CG={(I1∧I2)∨(I2∧I3)∨(I3∧I1)}′这里，符号“∧”表示逻辑与操作，符号“∨”表示逻辑或操作，而符号“′”表示逻辑非，每一个复合门具有输入I1、I2、和I3；以及

对所述的复合门的输出求反的第二个非门。

5．如在权利要求4中所述的数字比较电路，其中，所述的复合门包括：

一个具有三对以串联方式耦合在电源和输出节点之间的PMOS晶体管的上拉驱动器，其中，每一对PMOS晶体管由并联耦合的二个PMOS晶体管组成；以及

一个具有三对以并联方式耦合在所述的输出节点和地之间的NMOS晶体管的下拉驱动器，其中，每一对NMOS晶体管由串联耦合的二个NMOS晶体管组成。

6．一种数字比较电路包括：

对第一个数的各个位求反的第一补码电路，产生第一个数的补码；

对第二个数的各个位求反的第二补码电路，产生第二个数的补码；

对所述的第一个数的最低有效位和所述的第二个数的补码的最低有效位执行逻辑与操作的第一进位逻辑电路，产生最低有效的第一进位信号；

许多个以串联形式耦合的第二进位逻辑电路，每一个进位逻辑电路接收所述的第一个数的第二低有效位到最高有效位中的相对应的位，所述的第二个数的补码的第二个低有效位到最高有效位中的相对应的位，以及各自相邻接的较低位的第一进位信号，由此，产生相对应位的第一进位信号；

对所述的第二个数的最低有效位和所述的第一个数的补码的最低有效位执行逻辑与操作的第三进位逻辑电路，产生最低有效位的第二进位信号；

许多个以串联方式耦合的第四进位逻辑电路，每一个这样的进位逻辑电路接收所述的第一个数的补码的第二个低有效位到最高有效位中的相对应的位，所述的第二个数的第二个低有效位到最高有效位中的相对应的位，以及各自相邻接的较低位的第二进位信号，由此产生相对应位的第二进位信号；以及

对最高有效位的第一进位信号和最高有效位的第二进位信号执行逻辑或非操作的或非门。

7．如在权利要求6中所述的数字比较电路，其中，所述的第一和第二补码电路中的每一个包含多个非门。

8．如在权利要求6中所述的数字比较电路，其中，所述的第一进位逻辑电路包括：

接收所述的第一个数的最低有效位和所述的第二个数的补码的最低有效位的第一与非门；以及

对所述的第一与非门的输出求反的第一非门。

9．如在权利要求6中所述的一种数字比较电路，其中，所述的第三进位逻辑电路包括：

接收所述的第二个数的最低有效位和所述的第一个数的补码的最低有效位的第二与非门；以及

对所述的第二与非门的输出求反的第二非门。