[发明专利]电路面积小的数字积分器和应用该积分器的模/数转换器

说明书

本发明涉及信号处理器，具体涉及数字积分器。

由于∑-Δ数据转换器依赖精确的定时而不依赖精确的匹配元件而易于制造成集成电路形式，因而得到广泛的应用。∑-Δ技术通常兼用于模/数转换器(ADC)和数/模转换器(DAC)。供ADC使用的一阶∑-Δ调制器从接收的模拟输入信号中减去反馈信号，以提供一个误差信号。该误差信号被积分，并将积分的误差信号输入到一个量化器。该量化器将积分的误差信号转化为有限数目的状态之中的一个状态，以提供出ADC中∑-Δ调制器部分的输出。这个调制器输出提供到一个反馈DAC的输入端上，该反馈DAC的输出端提供一个反馈信号。量化器的数字输出的密度与信号的模拟电平成比例。然而，需要一个抽取器(decimator)来根据上述输出构成数字输出码，并衰减量化噪声，以使∑-Δ调制器增强阻带内的性能。

1比特量化器通常被采用，以使∑-Δ调制器的输出成为单一比特数据流。不过，多比特量化器有时也被采用。二阶∑-Δ调制器也通常被采用来替代一阶∑-Δ调制器。二阶∑-Δ调制器与一阶∑-Δ调制器不同，它在量化器之前包括两个积分和反馈校正级。

抽取器须使量化器的输出积分，以产生一个具有较低时钟速率的多比特数据流。例如，一个单一比特调制器可以提供具有10MHz频率的数字脉冲流，但ADC会以128∶1的因数来抽取该数字输出码，以提供一个具有大约80KHz的输出样值流。在∑-ΔADC设计中有一个公知的经验是积分器具有比调制器的阶次还多出的一级。例如，一个三级的积分器最好是一个二阶的调制器，以在阻带内得到良好的衰减。

在将一个∑-ΔADC以集成电路形式施实时产生一些实际问题。在已知的集成电路的ADC中，是数字积分器而不是调制器占用了大部分的电路面积。这是因实施数字积分器的过程中造成的。每级积分器将一个数字输入信号加到一个先前的(延时的)总和值上，以得到一个当前总和值。为了实现这一加法功能，已知的积分器各级包括有许多全加器，在数量上至少等于某具体级的输出中比特长度值，并且取决于所用的加法器类型，还可能需要更多的全加器。每个全加器需要许多逻辑门，以实现逻辑式。与之不同，延时功能对每个比特只需一级触发器，而且调制器本身可以用一个DAC和只有小量的模拟电路来实施。因此，减小数字积分器的大小会对减小ADC的总面积和成本有很大作用。

据此，按照本发明的一种形式在这里提供一种具有减小电路面积的数字积分器，它包括一个加法器部分、第一和第二延时部分、以及一个积分级。加法器部分在其第一输入端上接收一个待积分的输入信号，每一时钟周期接收一次，并根据该输入比特流与第二和第三输入信号的相加，以提供一个输出。第一延时部分与该加法器部分相耦合，使该加法器部分的输出延时一个时钟周期，以提供第一延时信号，并将这第一延时信号乘2，以提供该加法器部分的第三输入。第二延时部分与第一延时部分和加法器部分相耦合，使第一延时信号延时一个时钟周期，以提供第二延时信号，并将这第二延时信号乘-1，以提供该加法器部分的第二输入信号。该积分级具有一个输入端和一个输出端，该输入端用于接收第一经延时的信号，该输出端提供出该数字积分器的输出信号。

按照本发明的另一种形式，这里提供一种模/数转换器，它包括一个∑-Δ调制器和一个数字积分器。该∑-Δ调制器具有一个用以接收模拟信号的输入端和一个输出端，每一时钟周期提供一次第一数字信号。该第一数字信号具有一个密度，该密度与模拟信号取样值成比例。该数字积分器具有一个用以接收第一数字信号的输入端和一个提供第二数字信号的输出端。该数字积分器包括一个加法器部分、一个第一延时部分和一个第二延时部分。加法器部分接收第一数字信号，根据该第一输入信号与其第二和第三输入信号的相加，由此提供一个输出。第一延时部分与该加法器部分相耦合，使加法器部分的输出延时一个时钟周期，以提出第一延时信号，并将这第一延时信号乘2，以提供该加法器部分的第三输入信号。第二延时部分与上述的第一延时部分和加法器部分相耦合，使第一延时倍号延时一个所述时钟的周期，以提供第二延时信号，并将这第二延时信号反相，以提供该加法器部分的第二输入信号。该数字积分器响应加法器部分的输出信号、第一延时信号和第二延时信号之中一个预定的信号，提供第二数字信号。

本发明的这些特征和优点以及其它的特点和优点将结合以下附图阅读下面的详细描述将会更清楚地理解。

图1示出应用本发明的一个积分器组成一个∑-Δ模数转换器(ADC)的方框图。

图2示出公知的先有技术的第一种三级积分器的方框图。