[实用新型]智能角度编码控制器无效
| 申请号: | 92220821.2 | 申请日: | 1992-09-22 |
| 公开(公告)号: | CN2147569Y | 公开(公告)日: | 1993-11-24 |
| 发明(设计)人: | 武玉福 | 申请(专利权)人: | 武玉福 |
| 主分类号: | G05B19/00 | 分类号: | G05B19/00;G05B15/00 |
| 代理公司: | 暂无信息 | 代理人: | 暂无信息 |
| 地址: | 150001 黑龙江省*** | 国省代码: | 黑龙江;23 |
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| 摘要: | |||
| 搜索关键词: | 智能 角度 编码 控制器 | ||
1、一种智能角度编码控制器,其特征在于它包括控制中心[1]、编程器[2]、角度检测[3]和控制输出[4],并通过控制中心[1]集编程器[2]、角度检测[3]及控制输出[4]于一体,对每一路输出可任意编程(设置、修改、清除、记忆);角度检测[3]通过三态缓冲器[7]、[12]的输出端[8]、[11]连至控制中心[1]中CPU[14]的PO口,CPU[14]的TO和INT1连至角度检测[3]中的非门[10]和或门[9]的输入端作为控制线;编程器[2]通过数据总线[18]、高8位地址总线[24]中的A14、低8位地址总线[20]中的AO、CPU[14]的ALE、WR、RD、和INTO与控制中心[1]连接;控制输出[4]通过数据总线[18]、低8位地址总线[20]中的A0、A1、A2和高8位地址总线[24]中的A13、CPU[14]的P3.5与控制中心[1]连接。
2、根据权利要求1所述的智能角度编码控制器,其特征在于控制中心[1]包括CPU[14]、总线处理[16]、程序存储器[23]、数据存储器[21];总线处理[16]包括总线驱动器[17]与地址锁存器[19],数据存储器[21]的数据口连至本系统数据总线[18],数据存储器[21]的地址线连至本系统低8位地址总线[20]和高8位地址总线[24],数据存储器[21]的编程端连至CPU[14]的WR端,数据存储器[21]的输出允许端连至CPU[14]的RD端,数据存储器[21]采用电可擦除EEPROM。
3、根据权利要求1所述的智能角度编码控制器,其特征在于编程器[2]包括键盘[30]、显示器[36]、键盘与显示专用芯片[27]及译码器[32],键盘与显示专用芯片[27]的数据口连至本系统数据总线[18],键盘与显示专用芯片[27]的WR、RD分别连至CPU[14]的WR、RD两端。
4、根据权利要求1所述的智能角度编码控制器,其特征在于角度检测[3]包括角度传感器[5]、三态缓冲器[7]、[12]。
5、根据权利要求1所述的智能角度编码控制器,其特征在于控制输出[4]包括译码器[40]、锁存器[42]及光隔离驱动器[44]。
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