[发明专利]指令处理器及其方法

说明书

本公开提供了一种指令处理器及其方法，该指令处理器包括取指电路，配置为获取至少两个待处理指令；译码电路，配置为对至少两个待处理指令进行译码处理，得到与至少两个待处理指令分别对应的指令信息；以及根据指令信息，确定至少两个待处理指令的各待处理指令彼此之间的相关性，得到确定结果；其中，指令信息包括源操作数寄存器地址；以及指令处理电路，配置为获取与源操作数寄存器地址对应的源操作数据，并根据确定结果对源操作数据依次进行逻辑运算处理，得到处理后的操作数据。

技术领域

本公开涉及计算机技术领域，更具体地，涉及一种指令处理器及其方法。

背景技术

中央处理器(Central Processing Unit，CPU)作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元。现有的CPU都采用流水线技术，一般多级流水线包括取指(Instruction Fetch)、译码(Decoder)、执行(Execute)、访存(Memory Access)和写回(Write Back)，即在同一个处理周期，可以有5条指令分别处于不同的流水级。

相关技术中，CPU通常需要多个时钟周期来执行一些较为复杂的待处理指令(例如多周期指令)。当CPU在执行多周期指令结束之后，再执行下一条指令，该过程中存在各指令之间的相关性问题。

由于各指令之间存在的相关性，CPU在执行多周期指令时，一般会让在后的待处理指令等待多个时钟周期，在多周期指令执行结束之后再继续执行在后的待处理指令。这种传统的指令处理方式虽然能有效避免各指令之间的相关性所带来的指令执行异常问题，但在后的待处理指令需要等待多个时钟周期才被执行，导致在后的待处理指令不能被流水执行，降低了CPU的执行效率。

发明内容

本公开提出了一种指令处理器及其方法。

根据本公开的第一方面，提出了一种指令处理器，包括取指电路，配置为获取至少两个待处理指令；译码电路，配置为对至少两个待处理指令进行译码处理，得到与至少两个待处理指令分别对应的指令信息；以及根据指令信息，确定至少两个待处理指令的各待处理指令彼此之间的相关性，得到确定结果；其中，指令信息包括源操作数寄存器地址；以及指令处理电路，配置为获取与源操作数寄存器地址对应的源操作数据，并根据确定结果对源操作数据依次进行逻辑运算处理，得到处理后的操作数据。

例如，至少两个待处理指令包括至少一个多周期指令和/或至少一个单周期指令；译码电路包括：译码子电路，配置为对至少一个多周期指令和至少一个单周期指令依次进行译码处理，得到指令信息；

第一寄存器子电路，配置为对至少一个多周期指令的指令信息进行延时处理，并存储延时处理后的至少一个多周期指令的指令信息；

第二寄存器子电路，配置为对延时处理后的至少一个多周期指令的指令信息进行二次延时处理，并存储二次延时处理后的至少一个多周期指令的指令信息；以及指令确认子电路，配置为确认延时处理后的至少一个多周期令的指令信息和至少一个单周期指令的指令信息之间的相关性，得到确认结果。

例如，确认结果包括至少一个多周期指令和至少一个单周期指令为相关指令或至少一个多周期指令和至少一个单周期指令为非相关指令；其中，取指电路配置为在确认结果指示至少一个多周期指令和至少一个单周期指令为相关指令的情况下，在多周期指令被译码的过程中，取指电路重新获取单周期指令，并将单周期指令输出至译码电路。

例如，译码电路配置为在确认结果指示至少一个多周期指令和至少一个单周期指令为非相关指令的情况下，依次对多周期指令和单周期指令进行译码处理。

例如，延时后的至少一个多周期指令和至少一个单周期指令为相关指令，指示延时后的至少一个多周期指令和至少一个单周期指令为先写后读指令、先读后写指令或先写后写指令。

例如，还包括控制电路，配置为根据控制使能信号对取指电路进行电控制。