[发明专利]一种基于GPU的细粒度极化码译码系统及方法

权利要求书

1.一种基于GPU的细粒度极化码译码系统，所述细粒度极化码译码系统包括主机端和GPU设备端，所述GPU设备端包括多个流处理器以及与主机端连接的全局内存，所述全局内存用于接收主机端传输的初始化消息，所述流多处理器用于根据初始化消息处理极化码的迭代译码，其特征在于，所述GPU设备端还包括：

联合存储矩阵M，用于接收并存储所述全局内存传输的单个码子的初始化消息，以及，存储单个码字在迭代译码过程中从信源端至信道端的更新消息和从信道端至信源端的更新消息，所述联合存储矩阵M的大小被配置为n(m+1)，其中，n＝2^m为码字长度，m为因子图中的阶段数；

其中，所述流多处理器进一步被配置为：

在每次迭代译码中，更新从信源端至信道端前m-1个阶段的消息和从信道端至信源端m个阶段的消息。

2.根据权利要求1所述的一种基于GPU的细粒度极化码译码系统，其特征在于，所述流多处理器包括多个流处理器，所述流多处理器用于执行线程块，所述流处理器用于执行线程；

每个流多处理器容纳至少一个线程块，所有线程块中线程数量相同，一个线程块用于完成一个码字的迭代译码，一个线程用于完成因子图中一个处理单元的计算，因子图中每个阶段内部不同线程进行并行处理，每个线程块中线程数量设置为n/2；

所述主机端包括配置单元，所述配置单元用于在GPU设备端kernel调用时，配置每个流多处理器中线程块个数和联合存储矩阵M的存储地址。

3.根据权利要求2所述的一种基于GPU的细粒度极化码译码系统，其特征在于，所述流多处理器还包括共享内存，所述配置单元进一步被配置为：

获取共享内存大小S_sm和所述联合存储矩阵M所需的存储空间大小n(m+1)S_e，其中，S_e为联合存储矩阵M中每个存储单元需要的空间；

如果S_sm≥n(m+1)S_e，则每个流多处理器中线程块数量设置为且将联合存储矩阵M存储在共享内存中；

如果S_sm＜n(m+1)S_e，则每个流多处理器中线程块数量设置为1，且将联合存储矩阵M存储在全局内存中。

4.根据权利要求3所述的一种基于GPU的细粒度极化码译码系统，其特征在于，所述全局内存用于将译码结果传输至主机端，其中，当联合存储矩阵M存储在共享内存时，所述全局内存用于在译码停止后，接收共享内存传输的译码结果。

5.根据权利要求1所述的一种基于GPU的细粒度极化码译码系统，其特征在于，所述GPU设备端还包括常量内存和纹理内存。

6.根据权利要求1所述的一种基于GPU的细粒度极化码译码系统，其特征在于，所述细粒度极化码译码系统多个流处理器同时启动多个内核。

7.根据权利要求1所述的一种基于GPU的细粒度极化码译码系统，其特征在于，所述主机端和所述GPU设备端之间的数据传输采用异步数据传输的方式，重叠内核执行和数据传输。

8.一种基于GPU的细粒度极化码译码方法，其特征在于，包括：

在主机端进行消息初始化，将所述初始化消息传输至GPU设备端，其中，初始化消息包括因子图中从信源端至信道端的第一列消息和从信道端至信源端的最后一列消息；

调用GPU设备端kernel，配置每个流多处理器中线程块个数和联合存储矩阵M的存储地址，将初始化消息存入联合存储矩阵M中；

在GPU端进行迭代译码，在每次迭代译码过程中，从联合存储矩阵M中读取初始化消息或上个阶段更新后的消息，以更新从信源端至信道端前m-1个阶段的消息和从信道端至信源端m个阶段的消息，每个阶段结束后，线程块内部进行同步，其中，更新后的消息存储在联合存储矩阵M中；

译码结束后，将译码结果写入全局内存，再从全局内存传入主机端。