[发明专利]并串转换电路

说明书

本发明提供了一种并串转换电路，包括输出时钟产生电路和输出电路，所述输出时钟产生电路用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，N为大于0的自然数，所述输出电路与所述输出时钟产生电路连接，用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据，无需选择器，减少了触发器的翻转次数，进而降低了功耗，减少了占用面积。

技术领域

本发明涉及并串转换技术领域，尤其涉及一种并串转换电路。

背景技术

传统并串转换电路结构通常是基于触发器和选择器来实现电路功能。选择器用作对输入的并行数据进行采样，触发器用作寄存器，在时钟的触发下通过移位寄存，实现数据由并行输入转变为串行输出。在并串转换的过程中，多路选择器一直处于采样状态且触发器翻转次数较多，功耗较大，另外选择器数量较多，在集成电路中占用面积大。

因此，有必要提供一种新型的并串转换电路以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种并串转换电路，减少功耗。

为实现上述目的，本发明的所述并串转换电路，包括：

输出时钟产生电路，用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，N为大于0的自然数；以及

输出电路，与所述输出时钟产生电路连接，用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据。

所述并串转换电路的有益效果在于：输出时钟产生电路，用于输出N个输出信号和N个反相输出信号，其中，所述输出信号与所述反相输出信号互为反相信号，且N个所述输出信号之间依次延迟一个时钟周期，N个所述反相输出信号依次延迟一个时钟周期，输出电路与所述输出时钟产生电路连接，用于接收N个并行传输的传输数据、N个所述输出信号和N个所述反相输出信号，根据N个所述输出信号和N个所述反相输出信号依次输出N个所述传输数据，以将N个并行传输的传输数据转换为N个串行传输的传输数据，无需选择器，减少了触发器的翻转次数，进而降低了功耗，减少了占用面积。

可选地，所述输出时钟产生电路包括N个D触发器，N个所述D触发器级联连接，第一级所述D触发器的数据输入端接控制信号，下一级所述D触发器的数据输入端与上一级所述D触发器的正相输出端连接，N个所述D触发器的时钟端均接时钟信号。

可选地，所述D触发器包括逻辑单元、选通单元、第一传输门、第一反相器和第二反相器，所述第一反相器的输入端与所述第二反相器的输出端、所述第一传输门的输出端、所述逻辑单元的第二输入端连接，作为所述D触发器的反相输出端，所述第一反相器的输出端与所述第二反相器的输入端连接，作为D触发器的正相输出端，所述逻辑单元的第一输入端作为所述D触发器的数据输入端，所述逻辑单元用于对所述控制信号和所述反相输出信号做或运算和与运算，以输出或运算数据和与运算数据，所述选通单元与所述逻辑单元连接，所述选通单元用于接收所述或运算数据、所述与运算数据、所述时钟信号和所述时钟信号的反相信号，以根据所述或运算数据、所述与运算数据、所述时钟信号和所述时钟信号的反相信号输出选通信号，所述第一传输门的输入端与所述逻辑单元的输出端连接，用于接收所述选通信号。

可选地，所述逻辑单元包括或门和与门，所述或门的第一输入端和所述与门的第一输入端连接，作为所述逻辑单元的第一输入端，所述或门的第二输入端和所述与门的第二输入端连接，作为所述逻辑单元的第二输入端。