[发明专利]L2中fence指令的实现方法及系统在审
| 申请号: | 202210670303.9 | 申请日: | 2022-06-14 |
| 公开(公告)号: | CN114996015A | 公开(公告)日: | 2022-09-02 |
| 发明(设计)人: | 李长林;刘磊 | 申请(专利权)人: | 广东赛昉科技有限公司 |
| 主分类号: | G06F9/50 | 分类号: | G06F9/50 |
| 代理公司: | 上海邦德专利代理事务所(普通合伙) 31312 | 代理人: | 崔双双 |
| 地址: | 528300 广东省佛山市顺德*** | 国省代码: | 广东;44 |
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| 摘要: | |||
| 搜索关键词: | l2 fence 指令 实现 方法 系统 | ||
本发明涉及CPU技术领域,具体涉及一种L2中fence指令的实现方法及系统,包括以下步骤:初始化,将fence请求分配到CWQ中,进而参与并赢得仲裁;通过allocate orq,给当前orq/wrq/cpq的valid信息进行snapshot;在给orq/wrq/ocsq snapshot的valid都有从valid变为unvalid过程后,回sync_done给lsu。本发明不会过早地阻止core向L2发出请求;不会过早的阻止新的请求上pipeline;新的指令上pipeline,释放出queue资源,可接收更多来自core的reload请求。
技术领域
本发明涉及CPU技术领域,具体涉及一种L2中fence指令的实现方法及系统。
背景技术
在CPU系统中为确保执行某条指令前,之前指令的执行结果都可见,常常需要通过fence指令来实现,fence指令通俗的来说就是确保fence之后的指令一定要等到fence指令及fence指令之前的指令都已经在L2中执行完了,后面的指令才能继续执行,当然简单的做法就是出现fence指令后,就阻止新的指令进入L2,这样严重的影响到CPU的整体性能。
因此本文提供一种L2中fence指令的实现方法及系统,不光不会阻止新的指令进入L2,而且对应reload指令还可以上pipeline,将接收来自core请求的queue能释放出来接收更多来自core的reload请求。
发明内容
针对现有技术的不足,本发明公开了一种L2中fence指令的实现方法及系统,用于解决上述问题。
本发明通过以下技术方案予以实现:
第一方面,本发明提供了一种L2中fence指令的实现方法,包括以下步骤:
S1初始化,将fence请求分配到CWQ中,进而参与并赢得仲裁;
S2通过allocate orq,给当前orq/wrq/cpq的valid信息进行snapshot;
S3在给orq/wrq/ocsq snapshot的valid都有从valid变为unvalid过程后,回sync_done给lsu。
更进一步的,所述方法中,L2进行工作时包括以下步骤:
T1接收来自core和外部extend的请求,同时收来自CRQ CWQ EPQ ORQ EFQ CPQ的请求,并选出其中的一个请求进入pipeline;
T2根据请求的类型和当前L2中TAG信息及MESI状态信息,生成相关分配方案;
T3通过L2向下游memory发出读请求或写请求,并由下游memory返回reload data回填到EFQ;
T4通过EFQ上L2de pipeline,将reload回来的数据写入L2$中,同时将数据return给请求的core。
更进一步的,所述方法中,L2接收来自core和外部extend的请求,包括接收来自core的read请求,放在CRQ中;接收来自core的write请求,放在CWQ中;接收来自外部的probe请求,放在EPQ中。
更进一步的,所述方法中,在pipeline中,根据请求的类型,和当前L2中TAG信息及MESI状态信息确定:是否可以直接写入L2;是否可以直接return data给请求方;是否需要向下游memory reload数据或权限;是否需要产生evict;是否需要向下游memory write数据;是否需要probe core;如果判断需要向下游memory reload数据或权限,则分配一个ORQ;如果判断需要向下游memory write数据,则分配一个WRQ;如果判断需要probe core,则分配一个CPQ,L2向core发出probe请求,都是通过CPQ来完成。
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