[发明专利]基于全相关序列的混合概率LDPC译码器

说明书

本发明公开了基于全相关序列的混合概率LDPC译码器，涉及无线通信技术领域，其技术方案要点是：信道信息初始化模块，用于接收来自信道的每个符号的对数似然比信息，并将对数似然比信息处理成概率信息可表示的范围，得到信道信息；变量节点更新模块，用于依据信道信息和初始概率信息以MSA算法对变量节点进行更新处理，得到变量节点更新结果；全相关概率信息生成模块，用于依据变量节点更新结果生成全相关的概率信息；校验节点更新模块，用于依据全相关的概率信息以MSA算法对校验节点进行更新处理后得到更新概率信息，并将更新概率信息作为初始概率信息进行迭代译码，直至满足译码要求。本发明具有性能好，吞吐率高，硬件效率高等优点。

技术领域

本发明涉及无线通信技术领域，更具体地说，它涉及基于全相关序列的混合概率LDPC译码器。

背景技术

LDPC码以其接近香农限的性能，成为了近年来最受关注的信道编码方案之一，被广泛应用于多种通信标准之中。LDPC码通过迭代的译码算法，如BP(Belief-Propagation)算法，进行译码。在译码过程中，信息在校验节点(Check Node,VN)和变量节点(VariableNode,VN)之间交替和更新。由于译码算法的高度并行性，LDPC译码器可以达成很高的吞吐率。然而，处理节点复杂的更新规则也带来了极大的硬件开销。同时，处理节点之间的连接引起的拥塞也占据了大量的硬件开销，在应用于海量连接的5G通信场景下时，面积开销和吞吐率的矛盾将成为硬件实现的瓶颈。

概率计算(Stochastic Computation)是将传统的数字信号用一串随机的符号序列来表征，相比于传统的二进制补码表征，概率计算能够将复杂的的运算用很简单的电路来实现。例如，乘法可以由一个逻辑与门实现。概率译码器是基于概率计算而提出的一种低硬件开销的LDPC译码器。处理节点的更新规则可以在概率计算中通过简单的逻辑门电路实现，而处理节点之间的连线在概率域中也被大量减少。

然而，概率计算的固有问题，包括由相关性和随机性引起的计算精度下降和收敛速度慢，也造成了概率译码器译码性能的退化和译码周期的变长。因此，如何研究设计一种能够克服上述缺陷的LDPC译码器是我们目前急需解决的问题。

发明内容

为解决现有技术中的不足，本发明的目的是提供基于全相关序列的混合概率LDPC译码器，具有性能好，吞吐率高，硬件效率高等优点。

本发明的上述技术目的是通过以下技术方案得以实现的：基于全相关序列的混合概率LDPC译码器，包括：

信道信息初始化模块，用于接收来自信道的每个符号的对数似然比信息，并将对数似然比信息处理成概率信息可表示的范围，得到信道信息；

变量节点更新模块，用于依据信道信息和初始概率信息以MSA算法对变量节点进行更新处理，得到变量节点更新结果；

全相关概率信息生成模块，用于依据变量节点更新结果生成全相关的概率信息；

校验节点更新模块，用于依据全相关的概率信息以MSA算法对校验节点进行更新处理后得到更新概率信息，并将更新概率信息作为初始概率信息进行迭代译码，直至满足译码要求。

进一步的，所述信道信息初始化模块包括：

饱和单元，用于根据缩放因子将信道信息饱和到预设范围内，得到饱和后的信息；

缩放单元，用于将饱和后的信息缩放到[-1,1]的范围内，得到适用于概率信息表示的缩放后的信息；

量化单元，用于将缩放后的信息进行量化，得到以预设低位宽数表示的信道信息。

进一步的，所述预设低位宽数的取值范围为3-4bit。

进一步的，所述变量节点更新模块包括：

累积并行计数器，用于并行的累加来自校验节点更新模块的全部概率信息；