[发明专利]一种解决SRIO接口阻塞的方法

说明书

本发明涉及高速接口通信技术领域，且公开了一种解决SRIO接口阻塞的方法，包括以下步骤：第一步：CPU通过本地总线（BUS）轮询和FPGA间的SRIO接口状态；第二步：FPGA在接收到CPU发送过来的复位信号后，对内部逻辑进行复位；第三步：FPGA接收到重配置指令后，通过ICAP发送IPROG指令进行重新配置，捕捉外部输入异步复位信号，对主动方式启动的FPGA进行重配置，进而解决因FPGA与PowerPC CPU之间SRIO接口堵塞无法正常通信的问题；在Master配置模式的硬件设计中，设备在不断电的情况下，重新配置FPGA，解决CPU与FPGA之间SRIO接口阻塞的问题。

技术领域

本发明涉及高速接口通信技术领域，具体为一种解决SRIO接口阻塞的方法。

背景技术

在异构计算的硬件架构设计中，CPU+FPGA是常用的一种硬件架构方式，在两者需要高速交换数据的场景，SRIO较为常见的一种通信接口。由于CPU与FPGA上电时间、复位处理的差异，在使用过程中会偶发SRIO接口阻塞无法恢复，进而无法通信的问题。对于硬件设计上采用Slave-Serial、Slave-SelectMAP模式进行配置的FPGA，可以通过重新配置解决该问题；然而对于Master-Serial、Master-SelectMAP、Master-SPI、Master-BPI方式启动的FPGA，由于在硬件板卡上电时FPGA只会配置启动一次，则只能通过断电重启进行重配置。在某些应用场景，是不容许设备断电的，这就需要解决在不断电的情况下，让FPGA重新配置一遍内部逻辑数据。本方法通过利用FPGA的内部原语ICAP的使用，解决了在Master配置模式，不断电的动态配置FPGA的问题。

发明内容

（一）解决的技术问题

针对现有技术的不足，本发明提供了一种解决SRIO接口阻塞的方法。

（二）技术方案

为实现上述目的，本发明提供如下技术方案：一种解决SRIO接口阻塞的方法，包括以下步骤：

第一步：CPU通过本地总线（BUS）轮询和FPGA间的SRIO接口状态；

第二步：FPGA在接收到CPU发送过来的复位信号后，对内部逻辑进行复位；

第三步：FPGA接收到重配置指令后，通过ICAP发送IPROG指令进行重新配置。

优选的，所述第一步中一旦发现SRIO接口出现了阻塞的情况，首先发送软复位信号至FPGA，同时对自身SRIO接口进行复位。

优选的，所述第一步中一旦发现SRIO接口出现了阻塞的情况，首先发送软复位信号至FPGA，同时对自身SRIO接口进行复位。

优选的，所述第三步中IRPOG发送的配置数据的Warm boot start address填写需要重配置的逻辑在FLASH中存储的地址即可。

优选的，所述FPGA采用Master模式进行配置时，上电启动后默认从FLASH的0地址处读取数据。所以我们在FLASH的0地址处烧写的配置bit文件应包含ICAP2原语。

（三）有益效果

与现有技术相比，本发明提供了一种解决SRIO接口阻塞的方法，具备以下有益效果：

1、该解决SRIO接口阻塞的方法，在Master配置模式的硬件设计中，设备在不断电的情况下，重新配置FPGA，解决CPU与FPGA之间SRIO接口阻塞的问题。

2、该解决SRIO接口阻塞的方法，解决SRIO接口阻塞的问题时，只需将icap2_top模块中的BOOT_ADDR改成0x0000_0000，当CPU监测到对端SRIO接口阻塞后，通知FPGA产生复位信号给icap2_top模块，即可在无需断电情况下完成FPGA的重新配置，进而解决接口阻塞问题。