[发明专利]一种时钟数据恢复电路中的频率搜索及纠错方法

说明书

一种时钟数据恢复电路中的频率搜索及纠错方法，包括：初始化频率搜索算法参数；根据所设置的算法参数对频率误差特征UP/DN信号进行处理，开始频率搜索，其中根据频率误差特征UP/DN信号作相应计数，当出现相位误差信号转换时，对跳转参数JUMP累加1，获得累加参数SUM，并进一步判断是否输出频率搜索结果；设置重复验证的次数以及门限参数，得到重新设置的DCRL值验证频率锁定结果并输出。本发明提高了UP/DN脉冲计数准确度，增加了锁频的稳定性、可靠性，防止锁频中的假锁定和避免锁频时间过长，克服了随机抖动造成的频率搜索错误判断的问题，准确的完成频率搜索及锁定，避免了错误频率锁定造成CDR无法工作的问题。

技术领域

本发明涉及集成电路IC设计领域，尤其是一种时钟数据恢复电路中的频率搜索及纠错方法。

背景技术

随着近年来数据量成海量爆发式增长，对数据的传输、存储和处理提出了越来越高的挑战。数据的传输速率不断提高，目前达到了上百Gbps的速度，高速传输的数据在介质当中不可避免地遭受各种干扰和噪声，数据质量越来越差，导致误码率提高，甚至数据被完全破坏。因此，需要在数据传输通路中插入一定量的时钟数据恢复电路，以帮助挽救数据恶化到无法恢复的程度，提高数据的质量，以利于长距离传输。

时钟数据恢复电路是高速通信中的一个关键模块，为了能正常的锁定和采样数据就需要频率探测器（Frequency Detector，FD）首先能找到对应于数据速率的时钟频率，然后再调整相位是时钟采样边沿对齐数据中间。之前大量的研究和论文当中提出了一些理论化的频率锁定方法，其中常用的两种频率检测方案如下面所述。

现有技术一是在2011年JSSC期刊中发表的论文 《A 0.5-to-2.5Gbps Reference-Less Half-Rate Digital CDR With Unlimited Frequency Acquisition Range andImproved Input Duty-Cycle Error Tolerance》 ，其中描述了一种确定时钟的方式，其是基于输入随机数据的边沿数量和数据速率（Data-Rate，DR）的关系，在较长的统计时间内相对固定来实现的。具体地，通过计数器（Counter）统计一定时间内的上升沿数量，然后取该计数器最高位（Bit）代表数据速率的一个谐波频率，再跟当前数字控制振荡器（DigitalControlled Oscillator ，DCO）的一个分频频率作比较来确定当前DCO频率的快慢，简而言之，就是在很长时间内统计边沿数量，然后对比两个统计量的大小即可判断DCO频率的高低。

由于边沿的数量与数据模式（Data Pattern）相关，在相同数据速率下数据模式（Data Pattern）的不同会导致计数器统计的边沿数量不同，这样就会影射为频率的误差，而且为了达到一定的频率准确性，需要计数器统计较长的时间，即统计的时间越长则频率误差越小，但是这样也会导致锁定时间过长，不符合某些应用中的要求。

因此，出现了现有技术二。现有技术二是在2016年JSSC期刊中发表的论文《A 4-to-10.5Gbps Continuous-Rate Digital Clock and Data Recovery With AutomaticFrequency Acquisition》，其中描述了另一种确定时钟的方式，其原理是，在输入数据和当前数字控制振荡器的时钟速率差等于一个周期的时间内，用计数器统计提前/延后脉冲的数量(E/L)，这个数量反应了速率差导致的相位变化速度，也就频率误差。计数器的值越小则代表当前的速率误差越大，计数器的值越大则代表相当的速率误差越小。当计数器的值超过某一个阈值时可以认定为频率锁定。该方案在一定程度上克服了数据模式（DataPattern）对误差的影响，但是伴随着数据的抖动（Jitter）会对E/L的统计结果误判断，从而进一步影响频率误差，而且存在分数谐波（比如数据速率等于频率的三分之二）假锁定的问题，这样导致频率误差过大，后面的相位锁定环路无法收敛，最后，从最低频率开始逐步扫描频率也会降低了锁定速度。