[发明专利]具有集成二极管的碳化硅MOSFET器件及制造方法

说明书

本发明提供一种具有集成二极管的碳化硅MOSFET器件及制造方法，器件包括：源极欧姆接触区、漏极欧姆接触区、N+衬底、N‑漂移区、P型基区、P+源区、N+源区、P型屏蔽层、屏蔽层N+源区、N型沟道区、栅介质层、多晶硅栅。本发明提出的沟槽型碳化硅MOSFET器件通过片内集成二极管的方式，大大节约了芯片面积。通过在沟槽底部引入N型沟道区，调节了氧化层界面处的电子势垒高度，显著改善器件第三象限特性，实现了低第三象限开启电压，从而避免了双极退化效应的发生；多沟道并联提高了器件正向电流能力，降低了导通电阻；通过P型屏蔽层对栅槽的包裹和保护，降低了栅氧化层电场，增强了器件氧化层可靠性。

技术领域

本发明属于功率半导体技术领域，具体是一种涉及集成低导通压降二极管的沟槽型碳化硅MOSFET器件结构。

背景技术

作为第三代宽禁带半导体材料的代表之一，碳化硅(Silicon Carbide)材料具有禁带宽度大(3.26eV)、临界击穿电场高(3MV/cm)、热导率高(490W/Mk)和电子饱和漂移速度高(2×10⁷cm/s)等特点，在大功率、高温及高频电力电子领域具有广阔的应用前景。

作为碳化硅功率器件中应用最为广泛的一种单极型器件，碳化硅MOSFET开关损耗小、开关频率高，更适用于高频工作状态，再加上其极低的导通电阻和优秀的高温特性，逐渐成为新一代主流的低损耗功率器件。目前已经实现商业化的市面上的碳化硅MOSFET主要有平面型和沟槽型两种。相较于平面型器件，沟槽型MOSFET由于其沟道垂直于表面，消除了平面型器件的JFET区电阻，减小了元胞尺寸，使得电流密度显著提高，同时降低了导通电阻。

碳化硅禁带宽度较大，其体二极管的开启电压非常高(室温下2～3V)，使得碳化硅MOSFET的体二极管作为续流二极管时的损耗较大。更重要的是，由于碳化硅晶体本身基底面位错(BPD)的存在，当碳化硅MOSFET工作在第三象限其体二极管开启时，长期的电子和空穴复合所释放的能量将会导致堆垛层错在BPD处蔓延，从而引发双极退化效应，导致MOSFET电学性能随之退化，如导通电阻增大、阻断泄漏电流增加等，严重降低器件的可靠性，给碳化硅MOSFET的长期稳定运行带来严峻的挑战。

在当前的电力电子应用领域，一般采用反并联碳化硅二极管作为续流二极管，以保证系统在处于死区状态时电流流过该碳化硅二极管，从而有效降低死区损耗，避免双极退化效应，提升器件可靠性。但外接二极管会引入额外寄生电容且连接的键合线会引入额外杂散电感，制约了碳化硅器件的高频化发展，所以业界更希望在传统碳化硅MOSFET基础上片内集成肖特基二极管。由于肖特基接触的势垒高度低于欧姆接触的势垒高度，因此片内集成肖特基二极管能够有效降低器件的导通电压，但其反向特性强烈依赖于P+区和N+区的宽度占比。当P+区宽度占比小时，器件泄漏电流增大，击穿电压急剧降低，且浪涌电流能力差；当P+区宽度占比大时，器件正向特性又会受到严重影响。同时，结势垒肖特基二极管中肖特基界面的温度特性较差，导致器件的泄漏电流在高温下急剧增加。

针对上述问题，本发明提出的一种沟槽型碳化硅MOSFET，通过在沟槽底部引入N型沟道区，片内集成二极管，大大节约了芯片面积。当器件工作于反向阻断状态时，高掺杂浓度的P型屏蔽层能够在保持器件良好阻断特性的同时，通过对栅槽的包裹和保护，有效降低器件峰值电场，提高器件氧化层的可靠性；当器件工作于正向导通状态时，N型沟道区作为电流通路使用，多沟道并联显著地提高了电流密度，降低了器件导通电阻；当器件工作在第三象限时，N型沟道区降低了氧化层界面处的电子势垒高度，JFET区电子能量增加越过电子势垒，集成二极管先于体二极管开启，显著降低导通电压，由于集成二极管开启时仅有电子参与导电，因此也避免了双极退化效应的发生，有效改善了器件第三象限特性。

发明内容

本发明要解决的问题是：改善SiC MOSFET晶体管的第三象限性能，从结构优化的途径来避免双极退化问题，在保证阻断特性和氧化层可靠性的前提下，降低器件的导通电阻，节约芯片面积。

为实现上述发明目的，本发明技术方案如下：