[发明专利]一种测试晶圆、芯片形成方法和芯片测试方法

说明书

本申请公开了一种测试晶圆、芯片形成方法和芯片测试方法，其中，所述测试晶圆，包括：多个存储裸片，每个所述存储裸片上设有多个测试区域，每个测试区域包括电连接的控制逻辑区域和衬垫区域；所述控制逻辑区域与对应的所述存储裸片电性连接，所述控制逻辑区域集成有逻辑裸片的控制逻辑；所述衬垫区域用于进行晶圆探针CP测试。

技术领域

本申请涉及半导体技术领域，尤其涉及一种测试晶圆、芯片形成方法和芯片测试方法。

背景技术

集成电路的制造过程，通常可分为晶圆制程、晶圆测试、封装及最后测试。在芯片封装之前，通常需要对晶圆上的集成电路进行电学性能测试，以判断集成电路是否良好，而完成封装工艺后的集成电路则必须再进行另一次的电学性能测试以筛选出因封装工艺不佳所造成的不良品，进一步提升最终成品的良率。在相关技术中，通常利用一个具有若干探针的晶圆测试器，将所述晶圆测试器的探针与晶圆的集成电路进行接触，向所述集成电路施加测试信号，以判断其电学性能是否良好。

然而，这类探针探测只能针对已经完成键合操作的晶圆，一旦键合后的晶圆中的存储晶圆存在缺陷，会导致与之键合的逻辑晶圆也随之报废。

发明内容

本申请实施例期望提供一种测试晶圆、芯片形成方法和芯片测试方法。

本申请的技术方案是这样实现的：

本申请实施例第一方面提供一种测试晶圆，所述测试晶圆包括：

多个存储裸片，每个所述存储裸片上设有多个测试区域，每个测试区域包括电连接的控制逻辑区域和衬垫区域；

所述控制逻辑区域与对应的所述存储裸片电性连接，所述控制逻辑区域集成有逻辑裸片的控制逻辑；

所述衬垫区域用于进行晶圆探针CP测试。

可选地，所述控制逻辑包括：存储单元修复逻辑和存储单元控制逻辑。

可选地，所述控制逻辑用于控制执行以下测试操作至少之一：存储单元短路测试、存储单元开路测试、相邻存储单元之间的短路测试、地址短路测试、地址开路测试以及存储单元干扰测试。

可选地，所述存储裸片为DRAM存储裸片，或SRAM存储裸片，或MRAM存储裸片。

可选地，所述测试区域位于所述存储裸片的边缘区域。

可选地，所述衬垫区域位于最高金属层。

可选地，所述衬垫区域的面积小于所述逻辑集成区域的面积。

可选地，所述衬垫区域设置于所述逻辑集成区域上方。

可选地，所述多个测试区域的总面积小于所述存储裸片的面积的0.5％。

本申请实施例第二方面提供一种芯片形成方法，所述方法包括：

提供如第一方面所述的测试晶圆；

对所述测试晶圆进行切割以获得多个存储裸片；

将所述存储裸片与逻辑晶圆上的所述逻辑裸片进行键合以形成存储器芯片。

本申请实施例第三方面提供一种芯片测试方法，其特征在于，包括：

提供如第一方面所述的测试晶圆；

通过测试探针接触所述衬垫区域，以基于所述控制逻辑区域集成的逻辑裸片的控制逻辑对所述测试裸片进行晶圆探针CP测试。

可选地，所述控制逻辑包括：存储单元修复逻辑和存储单元控制逻辑。