[发明专利]一种叠层电荷俘获型突触晶体管及其制备方法

说明书

本发明公开了一种叠层电荷俘获型突触晶体管及其制备方法，其电荷俘获层利用氮化硅缺陷能级浅和高k氧化物缺陷能级深的特点，对材料进行组合以同时实现长时程模拟和短时程模拟。不同的高k氧化物叠层做电荷俘获层的界面处在高温工艺下相互渗透产生更丰富的界面陷阱，提高了存储窗口；不同禁带宽度材料循环叠层形成势阱，更易改变突触权重，提高了可操作性。该突触晶体管采用的围栅硅纳米线结构内层电场分布集中，外层电场相对较小，使得器件在编程时注入电流增大，擦除时背栅注入电流减小，提高了器件的操作速度，降低了操作电压；通过调整电荷俘获层各层的厚度及配比可以实现性能最大化，具有应用到未来大规模神经网络计算系统中的潜力。

技术领域

本发明属于神经形态计算系统领域，为神经网络硬件化提供基础的突触器件单元，具体涉及一种具备低功耗、高速、多功能的叠层电荷俘获型突触晶体管及其制备方法。

背景技术

神经形态计算是以模拟高并行、高容错、低功耗的生物神经系统的新型计算模式，与传统冯诺依曼架构相比，是一种实现存算一体的新型计算架构，展现出更优异的性能。神经形态计算需要从器件、电路和系统架构等多方面逐一发展，其中的底层突触和神经元器件以及突触网络是搭建复杂的神经形态计算系统的基础。

目前的人工突触器件有阻变存储器(Resistive Random Access Memory,RRAM)、相变存储器(Phase Change Random Access Memory,PCRAM)、离子栅控突触晶体管(IonicGated Field-effect Transistor,IGFET)和电荷俘获型突触晶体管(Charge TrappedField-effect Transistor,CTFET)。其中阻变存储器和相变存储器结构简单且可集成，但存在涨落大、可靠性差等问题；离子栅控突触晶体管大多数引入有机材料和二维材料，面临CMOS电路集成的困难。电荷俘获型突触晶体管具有CMOS工艺兼容、高密度集成和读写分离的优势，但目前的电荷俘获突触晶体管存在功能不全、高工作电压、操作速度不够等挑战。

因此，多功能、低功耗、高速的电荷俘获型突触晶体管亟待开发和研究。

发明内容

针对以上问题，本发明的目的是提供一种具备多功能、低功耗、擦除/编程速度快的电荷俘获型突触晶体管及其制备方法。

目前的电荷俘获型突触晶体管基于非易失性的电荷俘获机制来工作，只能模拟突触的长时程可塑性，缺乏对短时程可塑性的模拟，而短时程可塑性在神经形态计算中扮演着重要的角色。除此之外，电荷在编程和擦除时需要隧穿过宽的势垒，写入和擦除的速度慢，操作电压高。

本发明提供了一种使用“氮化硅(Si₃N₄)+不同高k(high-k)氧化物叠层”做电荷俘获层的突触晶体管。利用不同材料陷阱分布不同如氮化硅(Si₃N₄)缺陷能级浅、体密度高和高k氧化物缺陷能级深的特点，对材料进行组合，以同时实现突触器件的长时程模拟和短时程模拟。进一步地，采用不同的高k氧化物叠层做电荷俘获层，由于不同材料的界面处在高温工艺下相互渗透产生更丰富的界面陷阱，提高了存储窗口。进一步地，选用高k叠层氧化物时选择禁带宽度大的材料如三氧化二钇(Y₂O₃)和禁带宽度稍小但导电性更高的材料如二氧化钛(TiO₂)循环叠层形成势阱，从而更易改变突触权重，提高了可操作性。除此之外，采用围栅(Gate-All-Around,GAA)硅纳米线的沟道使得隧穿氧化层内曲率半径小，电场分布集中；外层阻挡层氧化层曲率半径大，电场相对较小。这样的结构使得器件在编程时注入电流增大，擦除的时候背栅注入电流减小，提高了突触器件的操作速度，降低了操作电压。最后通过调整氮化硅(Si₃N₄)层的厚度、高k氧化物叠层的厚度及配比可以实现性能最大化。