[发明专利]位线结构、半导体结构及位线结构的制作方法

说明书

本公开提供一种位线结构、半导体结构及位线结构的制作方法，所述位线结构设置于衬底，所述位线结构包括：接触部，其底面与所述衬底连接；阻挡层，其包括延伸部，所述延伸部覆盖所述接触部的顶面和外侧壁面；导电层，覆盖部分所述阻挡层。在本公开中，位线结构的阻挡层覆盖接触部的顶面和外侧壁面，阻挡层保护接触部的侧壁不被氧化，减小了位线的接触电阻，能够增加器件的读取速度。

技术领域

本公开涉及半导体技术领域，尤其涉及一种位线结构、半导体结构及位线结构的制作方法。

背景技术

在DRAM(Dynamic Random Access Memory，动态随机存取存储器)器件中，位线(Bitline)和晶体管(Transistor)、电容器(Capacitor)连接，在DRAM的制造过程中，需要沉积多晶硅(polysilicon，简称poly)以形成位线接触(Bit line contact)导电结构，位线的接触电阻影响位线的导电性能，影响器件的电流大小，进而影响器件导通能力。随着集成电路的尺寸微缩，对位线的接触导电结构的要求越来越高。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开提供一种位线结构、半导体结构及位线结构的制作方法。

本公开的第一方面提供一种位线结构，设置于衬底，所述位线结构包括：

接触部，其底面与所述衬底连接；

阻挡层，其包括延伸部，所述延伸部覆盖所述接触部的顶面和外侧壁面；

导电层，覆盖部分所述阻挡层。

根据本公开的一些实施例，所述接触部包括第一部分和第二部分，所述第一部分位于所述衬底内部，所述第二部分位于所述衬底的上方；

所述阻挡层还包括主体部，所述接触部的第二部分贯穿所述主体部并延伸至所述导电层内；

所述导电层覆盖所述主体部，以及所述延伸部的部分表面。

根据本公开的一些实施例，所述主体部与所述延伸部连为一体。

根据本公开的一些实施例，所述主体部覆盖所述衬底上方的第一介质层；

所述接触部的第二部分贯穿所述第一介质层。

根据本公开的一些实施例，沿所述延伸部的周向方向，所述延伸部的第一部分外侧壁与所述衬底接触连接，所述延伸部的第二部分外侧壁设置绝缘部。

根据本公开的一些实施例，所述绝缘部与所述第一介质层连为一体。

根据本公开的一些实施例，所述衬底中埋设有平行设置的多条字线，所述接触部设置在相邻的所述字线之间。

根据本公开的一些实施例，所述延伸部在所述衬底上的投影呈方形，以平行于所述字线且垂直于所述衬底的平面为第一截面，所述延伸部的第二部分外侧壁与所述第一截面相互垂直。

根据本公开的一些实施例，所述延伸部的第一部分外侧壁的厚度大于所述延伸部的第二部分外侧壁的厚度。

本公开的第二方面提供一种半导体结构，所述半导体结构包括本公开所述的位线结构。

本公开的第三方面提供一种位线结构的制作方法，包括以下步骤：

提供基底，所述基底包括衬底和覆盖在所述衬底上的第一初始介质层；

在所述基底内形成初始接触孔，所述初始接触孔的底壁暴露所述衬底，所述初始接触孔贯穿所述第一初始介质层；