[发明专利]串并转换电路

权利要求书

1.一种串并转换电路，其特征在于，应用于FPGA，包括：

数据移位单元，用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据；所述数据移位单元包括第一采样延迟模块，所述第一采样延迟模块包括五个串联的第一采样延迟子模块，第一个所述第一采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据和所述正极性随路时钟，剩余四个所述第一采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟；

时钟产生单元，用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟；以及

并行选择输出单元，与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根据所述并行读取时钟选择所述移位数据作为并行数据输出。

2.根据权利要求1所述的串并转换电路，其特征在于，第一个所述采样延迟子模块包括第一触发器和第一缓冲器，所述第一触发器的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据，所述第一触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述正极性随路时钟，所述第一触发器的Q输出端与所述第一缓冲器的输入端连接。

3.根据权利要求2所述的串并转换电路，其特征在于，第二个所述采样延迟子模块包括第二触发器和第二缓冲器，所述第二触发器的D输入端与所述第一缓冲器的输出端连接，所述第二触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第二触发器的Q输出端与所述第二缓冲器的输入端连接。

4.根据权利要求3所述的串并转换电路，其特征在于，第三个所述采样延迟子模块包括第三触发器和第三缓冲器，所述第三触发器的D输入端与所述第二缓冲器的输出端连接，所述第三触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第三触发器的Q输出端与所述第三缓冲器的输入端连接。

5.根据权利要求4所述的串并转换电路，其特征在于，第四个所述采样延迟子模块包括第四触发器和第四缓冲器，所述第四触发器的D输入端与所述第三缓冲器的输出端连接，所述第四触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第四触发器的Q输出端与所述第四缓冲器的输入端连接。

6.根据权利要求5所述的串并转换电路，其特征在于，第五个所述采样延迟子模块包括第五触发器和第五缓冲器，所述第五触发器的D输入端与所述第四缓冲器的输出端连接，所述第五触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第五触发器的Q输出端与所述第五缓冲器的输入端连接。

7.根据权利要求6所述的串并转换电路，其特征在于，所述并行选择输出单元包括第一选择输出模块，所述第一选择输出模块包括四个第一选择输出子模块，第一个所述第一选择输出子模块的第一输入端与所述第五缓冲器的输出端连接，第二个所述第一选择输出子模块的第一输入端与所述第四缓冲器的输出端连接，第三个所述第一选择输出子模块的第一输入端与所述第三缓冲器的输出端连接，第四个所述第一选择输出子模块的第一输入端与所述第二缓冲器的输入端连接，四个所述第一选择输出子模块的第二输入端均与所述时钟产生单元的输出端连接，以接收所述并行读取时钟。

8.根据权利要求7所述的串并转换电路，其特征在于，第一个所述第一选择输出子模块包括第六触发器和第一数据选择器，所述第六触发器的D输入端与所述第五缓冲器的输出端连接，所述第六触发器的时钟端用于接收所述并行读取时钟，所述第六触发器的Q输出端与所述第一数据选择器的第二输入端连接。