[发明专利]基于引线键合的TSV多应力可靠性试验芯片结构、装置

说明书

本发明涉及一种基于引线键合的TSV多应力可靠性试验芯片结构、装置，芯片结构，包括：硅衬底，硅衬底上阵列设置有多个贯通硅衬底上表面和下表面的TSV结构；顶部电极，位于硅衬底的上表面上，用于与TSV结构的顶部相连接；底部电极，位于硅衬底的下表面上，用于与TSV结构的底部相连接；硅衬底上顶部电极和底部电极分别选择性的与TSV结构的端部相连接形成菊花链互连结构或开尔文链互连结构。测试装置包括固定支撑板、测试电路板、多应力加载装置、信号采集装置等。本方案能够方便且全面地实现对实际的单个TSV或者多个TSV链路结构进行多应力加载，实现了通过试验手段科学全面且准确地评估TSV结构的可靠性。

技术领域

本发明涉及半导体领域，尤其涉及一种基于引线键合的TSV多应力可靠性试验芯片结构、装置。

背景技术

随着先进芯片制程向3nm迈进，晶圆二维平面上晶体管密度逐渐接近物理极限，同时伴随着芯片研发成本的大幅度上升和研发周期的延长。因而，“摩尔定律”已经失灵。基于硅通孔(Through silicon vias,TSV)结构的三维集成封装因此应运而生。三维集成封装通过TSV和堆叠的方式将晶圆进行垂直方向上的集成，从而获得更小尺寸、更高带宽、更低延迟、更高性能的封装芯片，并且还可以与微机电系统(MEMS)实现异构集成，获得功能集成、高性能、低成本的芯片产品。这种显著的优势使得三维封装芯片得到了学术界和工程界的重视，相关产品已经逐渐从实验室走向市场应用。

但是，三维封装芯片也同时带来了新的可靠性问题，需要对其进行科学准确的可靠性评估，才能使相关产品快速走向市场并提高用户使用信心。TSV结构是三维集成封装最为典型和关键的结构之一，在芯片中承担能量、信号通路和机械支撑功能，其可靠性直接影响芯片性能和服役寿命，因而需要对其进行科学全面且准确地可靠性试验与评估。基于TSV的三维封装芯片在其制造和使用过程中需要承受温度、湿度、电流/电压、振动等多应力耦合作用，因而对其进行可靠性试验与评估必须要考虑多应力的耦合影响。而当前已有TSV结构可靠性的研究基本以有限元热仿真为主，缺少试验研究。为数不多的试验研究设计了专用的TSV测试芯片，对其进行了热循环和电偏置测试，但是这些芯片及测试电路均不能实现多应力加载。

发明内容

本发明的目的在于提供一种基于引线键合的TSV多应力可靠性试验芯片结构、装置。

为实现上述发明目的，本发明提供一种基于引线键合的TSV多应力可靠性试验芯片结构，包括：

硅衬底，所述硅衬底上阵列设置有多个贯通所述硅衬底上表面和下表面的TSV结构；

顶部电极，位于所述硅衬底的上表面上，并用于与所述TSV结构的顶部相连接；

底部电极，位于所述硅衬底的下表面上，并用于与所述TSV结构的底部相连接；

在所述硅衬底上，所述顶部电极和所述底部电极分别选择性的与所述TSV结构的端部相连接形成菊花链互连结构或开尔文链互连结构。

根据本发明的一个方面，在所述硅衬底上，所述顶部电极和所述底部电极将选择的所述TSV结构进行首尾相连形成所述菊花链互连结构。

根据本发明的一个方面，在所述硅衬底上，所述底部电极将选择的所述TSV结构的底部同时连接，所述顶部电极与选择的所述TSV结构的顶部一一对应设置形成所述开尔文链互连结构；

所述开尔文链互连结构中的所述TSV结构为三个。

根据本发明的一个方面，所述顶部电极上设置有引线键合部；

所述引线键合部的设置数量与所述顶部电极相连接的所述TSV结构的数量相一致；

所述顶部电极和所述底部电极分别为采用微铸造法制成的薄片电极；

所述顶部电极的所述引线键合部为梯形结构。