[发明专利]测试逻辑设计异常特性的验证平台、装置及存储介质

说明书

本发明公开了一种测试逻辑设计异常特性的验证平台，包括：异常激励生成器，用于生成随机异常测试激励，获取随机异常测试激励的激励特征，并将激励特征发送至配置生成器；配置生成器，用于获取与激励特征对应的第一配置信息与第二配置信息，以及将第一配置信息发送至参考模型，将第二配置信息发送至比较器。本发明还公开了一种测试逻辑设计异常特性的验证装置以及存储介质。本发明通过不同异常测试激励生成的配置信息对参考模型以及比较器的功能进行动态配置，使得验证平台可适应不同异常特性的验证，从而可支持异常特性的随机激励测试，无需针对不同异常特性单独开发定向测试用例，提高了异常特性的验证效率和质量。

技术领域

本发明涉及逻辑设计技术领域，尤其涉及测试逻辑设计异常特性的验证平台、装置及存储介质。

背景技术

在芯片的开发过程中，芯片的逻辑设计的功能验证一般是基于通用验证方法学(UVM，Universal Verification Methodology)来实现的。

在UVM验证平台的功能配置完成后，UVM验证平台可验证的异常特性的类型也固定了，这导致了UVM验证平台运行测试用例时，即使生成并发送了成千上万个测试激励，结果却只能覆盖到某一类或某几类的异常特性，因此，对异常特性的测试用例，往往是采用定向测试用例而非随机测试用例，即针对逻辑设计的不同异常特性的特点，定制开发对应的定向测试用例，这样，在逻辑设计的异常特性较多时，验证人员需要开发的定向测试用例也会更多，严重降低了异常特性的验证效率。

上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。

发明内容

本发明的主要目的在于提供一种测试逻辑设计异常特性的验证平台、装置及存储介质，旨在提高逻辑设计异常特性的验证效率和质量。

为实现上述目的，本发明提供一种测试逻辑设计异常特性的验证平台，所述测试逻辑设计异常特性的验证平台包括：

异常激励生成器，用于生成随机异常测试激励，获取所述随机异常测试激励的激励特征，并将所述激励特征发送至配置生成器，以及将所述随机异常测试激励分别发送至待测逻辑设计以及参考模型；

配置生成器，用于获取与所述激励特征对应的第一配置信息与第二配置信息，以及将所述第一配置信息发送至参考模型，将所述第二配置信息发送至比较器；

待测逻辑设计，用于根据所述随机异常测试激励进行逻辑处理，并将所述逻辑处理的结果输出至比较器；

参考模型，用于应用所述第一配置信息，并在应用所述第一配置信息之后，对所述待测逻辑设计根据所述随机异常测试激励进行逻辑处理得到的结果进行预测，得到预测结果，并将所述预测结果输出至所述比较器；

比较器，用于应用所述第二配置信息，并在应用所述第二配置信息之后，比较所述逻辑处理的结果与所述预测结果，以检测所述待测逻辑设计的异常特性是否符合设计规格。

可选地，所述测试逻辑设计异常特性的验证平台还包括异常事件触发监视器；

配置生成器，还用于获取与所述激励特征对应的第三配置信息，以及将所述第三配置信息发送至所述异常事件触发监视器；

待测逻辑设计，还用于在根据所述随机异常测试激励进行的逻辑处理触发了所述待测逻辑设计的异常特性时，将被触发的异常特性对应的中断上报信号发送至所述异常事件触发监视器；

异常事件触发监视器，用于应用所述第三配置信息，并在应用所述第三配置信息之后，检测所述中断上报信号对应的被触发异常特性与所述第三配置信息对应的待测试异常特性是否一致，并将检测结果发送至所述比较器；

比较器，还用于在应用所述第二配置信息之后，根据所述检测结果判断是否执行所述比较所述逻辑处理的结果与所述预测结果的步骤。