[发明专利]一种时间间隔测量系统及方法

权利要求书

1.一种时间间隔测量系统，其特征在于，包括原子钟和FPGA芯片，所述原子钟的输出端与所述FPGA芯片的输入端连接，所述原子钟用于向所述FPGA芯片输出基准频率信号，所述FPGA芯片包括锁相环模块、计数器模块和加法器模块，所述锁相环模块的输出端与所述计数器模块的输入端连接，所述计数器模块的输出端与所述加法器模块的输入端连接，所述加法器模块的输出端适于与上位机的输入端连接，所述锁相环模块用于对所述基准频率信号进行倍频得到原始时钟信号，并对所述原始时钟信号进行多次移相以产生n路具有固定相移的计数时钟信号，所述计数器模块包括多个n路脉冲计数器，多个所述n路脉冲计数器用于根据所述计数时钟信号交替对待测信号进行脉冲计数，所述加法器模块用于将所述n路脉冲计数器的计数结果进行累加并将计算结果发送至所述上位机。

2.根据权利要求1所述的时间间隔测量系统，其特征在于，所述原子钟为铷原子钟。

3.根据权利要求1所述的时间间隔测量系统，其特征在于，所述n路脉冲计数器为八路脉冲计数器,所述八路脉冲计数器对应的八路计数时钟信号的相位依次相差45°。

4.根据权利要求1所述的时间间隔测量系统，其特征在于，所述锁相环模块包括第一锁相环单元和第二锁相环单元，所述第一锁相环单元对所述原始时钟信号进行四次移相，移相角度依次设定为0°、45°、90°、135°，所述第二锁相环对所述原始时钟信号进行四次移相，移相角度依次设定为180°、225°、270°、315°。

5.根据权利要求1所述的时间间隔测量系统，其特征在于，所述加法器模块包括两个加法器单元，所述n路脉冲计数器的数量为两个，两个所述n路脉冲计数器的输出端分别与两个所述加法器单元的输入端连接。

6.根据权利要求5所述的时间间隔测量系统，其特征在于，一所述n路脉冲计数器接收待测信号时，另一所述n路脉冲计数器接收反向的待测信号，所述n路脉冲计数器还用于识别所述待测信号的电平，并在高电平时允许计数，在低电平时清零。

7.根据权利要求1所述的时间间隔测量系统，其特征在于，所述计数器模块还包括控制单元，所述控制单元用于对所述待测信号进行信号段划分，并控制多个所述n路脉冲计数器交替对各所述信号段进行脉冲计数。

8.根据权利要求7所述的时间间隔测量系统，其特征在于，所述控制单元用于在所述n路脉冲计数器对所述待测信号进行脉冲计数且计数脉冲个数达到阈值时，判定所述n路脉冲计数器对一信号段计数完毕，并控制所述n路脉冲计数器停止脉冲计数，同时控制另一所述n路脉冲计数器对下一所述信号段进行脉冲计数。

9.根据权利要求8所述的时间间隔测量系统，其特征在于，所述加法器模块用于当所述n路脉冲计数器对一所述信号段计数完毕时获取所述n路脉冲计数器的脉冲计数结果，并在对所述脉冲计数结果进行累加后将累加计数结果上传至上位机。

10.一种时间间隔测量方法，所述时间间隔测量方法基于如权利要求1至9任一项所述的时间间隔测量系统实现，其特征在于，包括：

获取基准频率信号，对所述基准频率信号进行倍频，得到原始时钟信号；

对所述原始时钟信号进行移相，得到n路具有固定相移的计数时钟信号；

基于所述计数时钟信号交替对待测信号进行脉冲计数，并将累加计数结果上传至上位机。