[发明专利]一种时钟补偿方法及装置

说明书

本申请涉及时钟同步技术领域，特别涉及一种时钟补偿方法及装置。该方法应用于网络设备的主控板，所述主控板包括主时钟芯片，所述方法包括：获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步。

技术领域

本申请涉及时钟同步技术领域，特别涉及一种时钟补偿方法及装置。

背景技术

随着TD-SCDMA、TD-LTE系统高精度时间地面传送需求的出现，要求网络设备和基站设备等提供各种类型的高精度时间同步接口，中国移动提出的1PPS+TOD高精度时间同步接口的技术，并制定高精度时间同步1PPS+TOD接口规范。其中GPS卫星定位系统接收机输出时钟同步采用了1PPS+TOD接口，同时各大时钟芯片厂商均支持1PPS+TOD的时钟输入和输出模式。

1PPS+TOD同步技术，每秒同步一次时间，即每次同步的是整秒时刻，1PPS是整秒脉冲，而时间携带在TOD帧里。随着无限通信网络的发展，网络在峰值速率、网络时延、系统容量等性能指标方面将出现大幅度的提升，由此对系统的时间同步的要求逐步的提高，其中PTP协议精度已经达到误差在几十ns以下级别，那么1PPS同步延迟同样需要达到这个要求，此时1PPS信号在设备输入和输出的走线延迟将无法忽略，必须做精确的补偿。

目前，一种时钟补偿方式为，在时钟芯片1PPS输出和设备连接口之间，增加FPGA，把1PPS走线延迟补偿到FPGA中，由FPGA实现部分时钟芯片的时间(Counter计数)递增功能，并输出1PPS信号。然而，在时钟芯片1PPS输出和设备连接口之间增加FPGA芯片，需要FPGA实现时钟芯片RTC的功能，对FPGA要求较高。同时1PPS由FPGA产生，则时钟芯片输出的1PPS变化，需要在下一个周期才能在FPGA输出的1PPS体现出来，即延迟了1秒，时钟补偿及时性不高。

发明内容

本申请提供了一种时钟补偿方法及装置，用以解决现有技术中存在的时钟补偿及时性不高的问题。

第一方面，本申请提供了一种时钟补偿方法，应用于网络设备的主控板，所述主控板包括主时钟芯片，所述方法包括：

获取所述主时钟芯片的时间点T，并获取所述主时钟芯片的输出管脚至所述网络设备的输出接口之间的传输时延TX_DELAY；

将所述主时钟芯片的时间点T和所述传输时延TX_DELAY之和，确定为所述主时钟芯片传输至所述网络设备的输出接口的时间点T1；

将所述时间点T1通过所述网络设备的输出接口传输至其他网络设备，以使得所述其他网络设备基于所述时间点T1进行时钟同步。

可选地，若所述网络设备不存在时间源输入；则获取所述主时钟芯片的时间点T的步骤包括：

将本地系统时间确定为所述主时钟芯片的时间点T；

若所述网络设备存在时间源输入，则获取所述主时钟芯片的时间点T的步骤包括：

获取所述时间源的时间点T’，并确定所述网络设备的输入接口至所述主时钟芯片的输入管脚之间的传输时延RX_DELAY；

将所述时间源的时间点T’和所述传输时延RX_DELAY之和，确定为所述主时钟芯片的时间点T。

可选地，所述网络设备还包括线板卡，所述方法还包括：

确定所述主时钟芯片的输出管脚至所述线板卡的时钟芯片的输入管脚之间的传输时延INNER_DELAY；

基于所述时间点T1和所述传输时延INNER_DELAY对所述线板卡进行时钟同步。