[发明专利]一种多芯片封装方法及封装结构

说明书

本发明提供一种多芯片封装方法及封装结构，方法包括：提供具有载片台及内引脚的引线框架；在载片台表面形成依次堆叠的多个芯片；其中，在形成多个芯片中的底层芯片时，采用表面贴装技术将底层芯片贴装在载片台表面；以及，在多个芯片中的任意相邻两个芯片之间设置金属夹片，金属夹片分别与该相邻两个芯片以及对应的内引脚电连接，以完成对多个芯片的封装。本发明采用表面贴装技术将底层芯片贴装在载片台表面，不仅能够很好地控制粘接材料溢出，还能够保证芯片良好的平整度。另外，在多个芯片中的任意相邻两个芯片之间设置金属夹片，不仅能够提升器件的电性能，还能有效防止芯片产生裂纹，并为设置在金属夹片上层的芯片的贴装提供良好的平台。

技术领域

本发明属于芯片封装技术领域，具体涉及一种多芯片封装方法及封装结构。

背景技术

近些年来，随着电子封装小型化，芯片集成度和集成电路功率的提高，微电子封装技术正逐渐进入高速发展状态。与此同时，对半导体器件的性能要求也越来越高，对传统的分立器件也提出了更高的集成度要求。

多芯片封装、器件的小型化是半导体分立器件未来的发展方向。多芯片封装技术是一种可满足集成密度要求、提升整机性能的封装工艺，一般可分为2D结构封装和3D结构封装，这两种封装工艺各有优劣，但都是一种在单个塑料封装外壳内组合封装多颗芯片的单封装混合技术。传统的分立器件多芯片封装方案是基于水平面的平铺方案，相当于2D结构，如图1所示，这种结构一般适用于载片台较大的引线框架，例如TO247，然而，这种方案局限性较大，不利于器件的小型化。随着封装技术的发展，后来出现了基于竖直方向的堆叠方案，相当于3D结构，如图2所示，但这种结构比较粗糙，上层芯片与下方的接触面较小，容易发生掉芯片的风险，同时，芯片破损的潜在风险也会加大。

在封装工艺方面，分立器件通常采用高温焊料装片工艺及铝线键合工艺。高温焊料装片工艺所用的粘接材料导电导热性能较差，器件无法获得很好的电性能。同时，高温装片的过程不易控制，焊料在高温下流动性较强，会造成芯片四周焊料溢出较多，从而影响器件的可靠性。粗铝线键合工艺通常应用于对电流通过量要求较高的大功率器件，并且，在键合的过程中，需要对焊点施加超声与压力，容易造成芯片损伤。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种多芯片封装方法及封装结构。

本发明的一个方面，提供一种多芯片封装方法，所述封装方法包括：

提供具有载片台及内引脚的引线框架；

在载片台表面形成依次堆叠的多个芯片；其中，

在形成所述多个芯片中的底层芯片时，采用表面贴装技术将所述底层芯片贴装在所述载片台表面；以及，

在所述多个芯片中的任意相邻两个芯片之间设置金属夹片，所述金属夹片分别与该相邻两个芯片以及对应的内引脚电连接，以完成对所述多个芯片的封装。

在一些实施方式中，所述引线框架包括多个引线框架单元，每个所述引线框架单元的内引脚均凸出于对应的载片台表面，在所述采用表面贴装技术将所述底层芯片贴装在所述载片台表面之前，还包括：

提供与所述引线框架形状相匹配的底座，所述底座设置有多个凹槽；

将每个引线框架单元设置在对应的凹槽中，以将所述引线框架固定在所述底座上。

在一些实施方式中，所述凹槽的深度为对应的所述引线框架单元厚度的1/3～2/3。

在一些实施方式中，所述采用表面贴装技术将所述底层芯片贴装在所述载片台表面，包括：

提供与所述引线框架形状相匹配的丝网结构，所述丝网结构上设置有多组通孔，每组所述通孔对应一个所述引线框架单元的载片台；

利用所述丝网结构向各所述引线框架单元的载片台表面刷银焊膏；