[发明专利]一种NAND Flash控制器接口电路及闪存系统

权利要求书

1.一种NAND Flash控制器接口电路，其特征在于，包括：

命令地址时序产生电路，用于根据所述接口选择信号确定目标接口模式对应的时间参数，并根据所述目标接口模式对应的时间参数，产生所述目标接口模式对应的命令周期时序和地址周期时序；所述目标接口模式为SDR模式、NV-DDR2模式、NV-DDR3模式中的任意一种。

2.根据权利要求1所述的控制器接口电路，其特征在于，在上电初始化完成后，初始接口模式作为目标接口模式；其中，所述目标接口模式为SDR模式或NV-DDR3模式。

3.根据权利要求1所述的控制器接口电路，其特征在于，还包括：

时钟切换电路，用于在第一接口模式切换为第二接口模式时，根据所述接口选择信号进行时钟切换，以使所述目标接口模式的时间参数从所述第一接口模式的时间参数切换为所述第二接口模式的时间参数。

4.根据权利要求3所述的控制器接口电路，其特征在于，所述第一接口模式为SDR模式，所述第二接口模式为NV-DDR2模式；或，所述第一接口模式为NV-DDR2模式，所述第二接口模式为SDR模式。

5.根据权利要求3所述的控制器接口电路，其特征在于，所述时钟切换电路包括：第一与门电路，第二与门电路，第三与门电路，第四与门电路，第一D触发器、第二D触发器，第三D触发器，第四D触发器，非门电路，或门电路；

所述接口选择信号输入至所述第一与门电路，且通过所述非门电路输入至所述第二与门电路；

所述第一与门电路的输出端连接所述第一D触发器的D端，第一时钟信号输入到所述第一D触发器的时钟输入端，所述第一D触发器的Q端连接所述第二D触发器的D端，所述第一时钟信号的非值输入所述第二D触发器的时钟输入端，所述第二D触发器的Q端连接所述第三与门电路的输入端，所述第一时钟信号输入到所述第三与门电路的输入端；所述第一时钟信号为与所述第一接口模式对应的时钟信号；

所述第二与门电路的输出端连接所述第三D触发器的D端，第二时钟信号输入到所述第三D触发器的时钟输入端，所述第三D触发器的Q端链接所述第四D触发器的D端，所述第二始终信号的非值输入所述第四D触发器的时钟输入端，所述第四D触发器的Q端连接所述第四与门电路的输入端，所述第二时钟信号输入到所述第四与门电路的输入端；所述第二时钟信号为所述第二接口模式对应的时钟信号；

所述第二D触发器的Q非端与所述第二与门电路的输入端连接，所述第四D触发器的Q非端与所述第一与门电路的输入端连接；

所述第三与门电路的输出端连接所述或门电路的输入端，所述第四与门电路的输出端连接所述或门电路的输入端，所述或门电路的输出端作为所述时钟切换电路的输出端。

6.根据权利要求1-5任意一项所述的控制器接口电路，其特征在于，所述目标接口模式基于ONFI协议。

7.根据权利要求1-5任意一项所述的控制器接口电路，其特征在于，还包括：

SDR数据通路，用于在SDR模式下产生SDR数据输入时序或SDR数据输出时序；

NV-DDR2/NV-DDR3数据通路，用于在NV-DDR2/NV-DDR3模式下产生NV-DDR2/NV-DDR3数据输入时序或NV-DDR2/NV-DDR3数据输出时序。

8.根据权利要求1-5任意一项所述的控制器接口电路，其特征在于，所述目标接口模式对应的命令周期时序和地址周期时序满足目标接口模式下的多个时间模式下的时间参数。

9.根据权利要求8所述的控制器接口电路，其特征在于，所述目标接口模式为SDR模式时，所述目标接口模式的时间模式包括6种；所述目标接口模式为NV-DDR2模式或NV-DDR3模式时，所述目标接口模式的时间模式包括13种。

10.一种闪存系统，其特征在于，包括NAND Flash闪存单元、控制器和如权利要求1-9任意一项所述的NAND Flash控制器接口电路；所述NAND Flash控制器接口电路连接所述NANDFlash闪存单元和所述控制器。