[发明专利]一种嵌入的可配置逻辑的实现方法

说明书

本发明提供了一种嵌入的可配置逻辑的实现方法，包括：步骤1：确定目标集成电路上的硬件设计节点集合以及软件设计节点集合；步骤2：获取用户的目标需求，并对目标需求进行拆分，获取硬件需求以及软件需求；步骤3：将硬件需求与硬件设计节点集合进行第一匹配，获得硬件目标节点，将软件需求与软件设计节点集合进行第二匹配，获得软件目标节点；步骤4：将与硬件需求相关的硬件功能配置到硬件目标节点上，同时，将与软件需求相关的软件功能配置到软件目标节点上，执行相应功能。通过进行硬件设计以及软件设计上有效的功能区分，可以有效降低开发周期，提高产品差异化。

技术领域

本发明涉及半导体技术领域，特别涉及一种嵌入的可配置逻辑的实现方法。

背景技术

目前市面上应用专用集成电路(ASIC)或又称作集成系统芯片(“SOC”)的设计可达到数十亿个晶体管(以后均简称”ASIC”)，其中还包括了许多定性的功能模块(IntellectualProperties“IP”)，例如，运算指令中心(“CPU”、”ARM”、”DSP”、”MCU”等)，系统逻辑控制器(SLC)，对外有线通讯、无线通信网络系统，绘图系统，显示控制系统，存储系统，汇流系统(“BUS”)，电源供应系统、数字/仿真转换系统(“DAC/ADC”)，多个串型或并行端口(“I/O”)。

由于ASIC提供了一种真正经济高效的方法来实现大量数字逻辑电路以执行特定功能，ASIC设计人员和芯片制造商开发了某些技术，用于减少设计和侦错(Debug)ASIC以及制造ASIC所需的难度、费用和时间。其中一种促进实现ASIC的技术称为门阵列(GateArray)。使用”门阵列”时，ASIC设计仅需编程(Program)在预先指定的二维逻辑门数组中排列的单个数字逻辑电路之间的互连。或者，设计人员还可以通过在芯片制造商提供的单元库(CellLibrary)中选择标准单元、指定芯片上标准单元的位置以及指定所选标准单元之间的互连来完成ASIC设计。

由于经验已经证实ASIC具有成本效益，因此ASIC设计中包含的电路数量和复杂性会一年比一年增加。显然，ASIC设计不仅变得越来越复杂，ASIC制造技术也在一年一年地进步。在可预见的未来，ASIC几何形状将从28纳米特征尺寸(FeatureSize)减小到10纳米，7纳米甚至更小的5纳米、3纳米的特征尺寸，而用于ASIC制造厂的晶圆尺寸的直径将从8英寸到12英寸，甚至到16英寸。目前ASIC的光罩数目已超过50层以上，这让开发一个新产品的时间增加很长。而开发产品所需的非经常性费用(NRE)也变得非常昂贵。

从上述技术演进与所有设计与市场因素综合考虑，除了会增加ASIC工程的NRE，再加上新的功能或新的规格不断翻新，尤其在通信协议更迭的速度更快，这就使产品生命周期不断缩短的业务现实。一般制造ASIC工程原型(Prototype)的传统周期为8到12周，加上ASIC生产的交货期为12到16周，对于日新月异产品生命周期来说，时间太长了。与ASIC的生产周期相比，产品生命周期不断缩短，这使得ASIC库存控制更加困难。例如，特定的ASIC设计可能在尚未清光为期三个月的ASIC库存前，马上会面临过时淘汰的压力。

在某些情况下，数字逻辑设计人员可以其他方法实现ASIC。这些替代方案，其中一些称为“现场可编程门阵列”(FieldProgrammableGateArrayFPGA)、”可编程阵列逻辑”(ProgrammableArrayLogicPAL)或“门阵列逻辑”(GateArrayLogicGALS)。这些方法允许数字逻辑设计人员以电子方式编程芯片，以实现特定应用程序的数字逻辑功能。其中一些芯片组件是电子可编程的，这显然可以大大缩短了制造和侦错的工程原型ASIC的时间和费用。因此，与实体制造ASIC相比，仅通过编程标准芯片以电子方式创建ASIC似乎非常可取。不幸的是，在许多情况下，目前可用的可编程逻辑产品，如FPGA，PAL和GAL单价过于昂贵，特别是对于大批量产品。此外，此类芯片一般不能提供与ASIC电路密度和/或电路性能相媲美的电路密度和/或电路性能，亦即无法达到以最先进技术生产的产品所需的电路密度和/或性能水平。而且可编程序的芯片产品，一般说来只能证明功能，但无法达到ASIC所需的性能。