[发明专利]三维存储器件及用于形成三维存储器件的方法有效
| 申请号: | 202110184782.9 | 申请日: | 2020-01-28 |
| 公开(公告)号: | CN112701121B | 公开(公告)日: | 2023-09-12 |
| 发明(设计)人: | 吴振勇 | 申请(专利权)人: | 长江存储科技有限责任公司 |
| 主分类号: | H10B41/35 | 分类号: | H10B41/35;H10B41/27;H10B43/35;H10B43/27 |
| 代理公司: | 北京永新同创知识产权代理有限公司 11376 | 代理人: | 张殿慧;刘健 |
| 地址: | 430074 湖北省武*** | 国省代码: | 湖北;42 |
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| 摘要: | |||
| 搜索关键词: | 三维 存储 器件 用于 形成 方法 | ||
1.一种三维存储器件,包括:
基板,其具有第一侧和与所述第一侧相对的第二侧;
存储堆叠,其包括在所述基板的所述第一侧的交错的导电层和介电层;
多个沟道结构,各沟道结构垂直地延伸穿过所述存储堆叠;
第一绝缘结构,所述第一绝缘结构垂直地延伸穿过所述存储堆叠,并且横向地延伸以将所述多个沟道结构分离成多个块;
第一掺杂区,其在所述基板中并且与所述第一绝缘结构相接触;
第二掺杂区,其在所述基板中并且与所述第一掺杂区相接触;
第一触点,其从所述基板的所述第二侧垂直地延伸以与所述第一掺杂区相接触;以及
第二绝缘结构,所述第二绝缘结构从所述基板的所述第二侧垂直地延伸到所述第一掺杂区,以将所述第二掺杂区分离成单独地控制的块,
其中,所述第一触点被所述第二绝缘结构包围。
2.根据权利要求1所述的三维存储器件,其中,所述第一绝缘结构填充有一种或多种介电材料。
3.根据权利要求1或2所述的三维存储器件,其中,所述第一触点包括垂直互连通道(VIA)触点。
4.根据权利要求1或2所述的三维存储器件,其中,所述第一触点包括壁形触点。
5.根据权利要求1所述的三维存储器件,还包括:
第二触点,其与所述第二掺杂区相接触。
6.根据权利要求1所述的三维存储器件,其中,所述沟道结构中的各沟道结构与所述第二掺杂区相接触。
7.根据权利要求5所述的三维存储器件,其中,所述第二触点延伸到所述基板的所述第一侧。
8.根据权利要求5所述的三维存储器件,其中,所述第二触点延伸到所述基板的所述第二侧。
9.根据权利要求1所述的三维存储器件,其中,所述第一掺杂区包括N阱,以及所述第二掺杂区包括P阱。
10.根据权利要求1所述的三维存储器件,还包括多个所述第一绝缘结构和多个所述第一掺杂区,使得所述第一掺杂区中的各第一掺杂区与所述第一绝缘结构中的各自的一个第一绝缘结构相接触,
其中,所述第二掺杂区与所述多个所述第一掺杂区相接触。
11.一种三维存储器件,包括:
第一半导体结构,其包括外围电路;
第二半导体结构,其包括:
存储堆叠,其包括交错的导电层和介电层;
多个沟道结构,各沟道结构垂直地延伸穿过所述存储堆叠并且电连接到所述外围电路;
多个绝缘结构,各绝缘结构垂直地延伸穿过所述存储堆叠,并且横向地延伸以将所述多个沟道结构分离成多个块;
半导体层,其包括多个第一掺杂区和第二掺杂区,各第一掺杂区与所述多个绝缘结构中的各自的一个绝缘结构相接触,以及所述第二掺杂区与所述多个第一掺杂区相接触;以及
多个触点,各触点垂直地延伸穿过所述半导体层的所述第二掺杂区,以与所述第一掺杂区中的各自的一个第一掺杂区相接触,其中,各触点是被背面绝缘结构包围的,所述背面绝缘结构将所述第二掺杂区分离成单独地控制的块;以及
在所述第一半导体结构与所述第二半导体结构之间的接合界面。
12.根据权利要求11所述的三维存储器件,其中,所述绝缘结构中的各绝缘结构填充有一种或多种介电材料。
13.根据权利要求11或12所述的三维存储器件,其中,所述触点中的各触点包括垂直互连通道(VIA)触点。
14.根据权利要求11或12所述的三维存储器件,其中,所述触点中的各触点包括壁形触点。
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