[发明专利]中央处理器及其制造方法

说明书

本发明实施例提供了一种中央处理器(CPU)及其制造方法。其中，所述CPU包括：第一半导体结构，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N‑1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；第二半导体结构，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。

技术领域

本发明涉及半导体技术领域，尤其涉及一种中央处理器(CPU，CentralProcessing Unit)及其制造方法。

背景技术

为了解决CPU运算速度与内存读写速度不匹配的矛盾，出现了CPU缓存器。CPU缓存器是位于CPU内核与内存之间的临时数据交换器，它的容量比内存小，但交换速度比内存快。CPU缓存器的容量大小和CPU缓存器距离CPU内核的距离影响了CPU的性能。

相关技术中，CPU缓存器一般包括多级，多级CPU缓存器一般均采用静态随机存取存储器(SRAM，Static Random-Access Memory)。然而，受限于SRAM的容量和体积，CPU的性能不佳。CPU的性能和尺寸集成度的同时提高成为一种挑战。

发明内容

为解决相关技术问题，本发明实施例提出一种CPU及其制造方法，能够提供较高性能的CPU以及较好的尺寸集成度。

本发明实施例提供了一种CPU，包括：

第一半导体结构，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；

第二半导体结构，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；

键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。

上述方案中，所述第一半导体结构包括：

第一衬底；

位于所述第一衬底上的所述内核以及所述第一级至第N-1级缓存器；

位于所述内核以及所述第一级至第N-1级缓存器上的所述第一键合层；

所述第二半导体结构包括：

位于所述第一键合层上的所述第二键合层；

位于所述第二键合层上的所述三维相变存储器的存储单元阵列；

位于所述存储单元阵列上的所述三维相变存储器的外围电路；

位于所述外围电路上的第二衬底。

上述方案中，所述第二半导体结构包括：

第二衬底；

位于所述第二衬底上的所述三维相变存储器的外围电路；

位于所述外围电路上的所述三维相变存储器的存储单元阵列；

位于所述存储单元阵列上的所述第二键合层；

所述第一半导体结构包括：

位于所述第二键合层上的所述第一键合层；