[发明专利]一种提高DDR仿真精度的封装模型及其建模方法

说明书

本发明涉及一种提高DDR仿真精度的封装模型，包括电阻R以及具有阻抗Z和时延TD的传输线模型，电阻R和传输线模型串联，本发明还涉及一种提高DDR仿真精度的封装模型建模方法，在高频信号的封装链路中，通过提取、修正RLC参数，获得修正后的封装模型，用以表征封装链路。本发明利用现有的主芯片仿真模型的RLC参数，进行修正，并串接原电阻，获得修正后的封装模型，通过修正后的封装模型仿真DDR系统的一组数据信号，获得与测试结果相符的仿真结果，本发明提高了DDR仿真精度，确保了仿真结果和测试结果的一致性，为PCB板的设计和调试提供了精确的数据。

技术领域

本发明涉及电路仿真领域，具体的说，是涉及一种提高DDR仿真精度的封装模型及其建模方法。

背景技术

随着半导体集成电路的发展，DDR系统的速率越来越高，DDR的设计难度越来越大，为了节约开支，避免造成浪费，工程师会在PCB板完成设计之后、实际生产加工之前进行信号完整性的仿真，来预估最终成品的DDR系统的性能，因此仿真的精度成为能否精确预测性能的关键。

可是常见仿真方法，都是仿真人员根据供应商提供的主芯片和颗粒的模型，组合提取的PCB链路模型，进行DDR通道的仿真，此方式的仿真精度取决于主芯片的模型。而随着DDR的速率越来越高，尤其是DDR4级别，主芯片模型会出现精度下降的问题，当仿真人员对DDR数据信号DQ的同一组两个信号进行仿真时发现，两根信号差异非常大，其中一根信号的接收波形幅度衰减得很明显，基本上不满足协议的要求。

可是对该数据信号进行实际的测试后发现，示波器测试的结果不会出现幅度大幅下降的现象，与仿真结果严重不符，因此仿真结果并不能准确表示实际性能。在分析时发现，该传统仿真方法使用的主芯片模型，是通过RLC参数的形式来定义不同信号的封装链路，当RLC参数越大，根据频域分析理论可知，LC越大，高频的衰减会比较严重，从而导致仿真结果误差大，且不符合实际测试结果。

因此，在频率很高的时候，主芯片原有仿真模型已经不能准确地表征封装链路的实际情况，如何对封装模型进行重新建模，使得仿真和测试结果一致成为业内急需解决的问题。

发明内容

为了克服现有的技术的不足，本发明提供一种提高DDR仿真精度的封装模型及其建模方法。

本发明技术方案如下所述：

一方面，本发明提供一种提高DDR仿真精度的封装模型，其特征在于，包括电阻R以及具有阻抗Z和时延TD的传输线模型，所述传输线模型为：其中，R、L和C分别为供应商提供的原始仿真模型中的电阻、电感和电容。

根据上述方案的本发明，其特征在于，电阻R和传输线模型串联。

另一方面，本发明提供一种提高DDR仿真精度的封装模型建模方法，其特征在于，包括如下步骤：

步骤S1、获取供应商官网提供的主芯片的原始仿真模型；

步骤S2、提取RLC参数，即电阻R、电感L和电容C；

步骤S3、根据修正RLC参数，获得具有阻抗Z和时延TD的传输线模型，其中，L和C分别为供应商提供的原始封装模型中的电感和电容；

步骤S4、将步骤S3所得的传输线模型串接原始封装模型的电阻R，获得修正后的封装模型；

步骤S5、利用步骤S4所得的修正后的封装模型表征主芯片与DDR颗粒之间的PCB封装链路；

步骤S6、对DDR颗粒的一组数据信号进行仿真。

根据上述方案的本发明，其特征在于，所述步骤S1中的主芯片为FPGA(FieldProgrammable Gate Array)芯片，所述FPGA芯片的原始仿真模型为IBIS(Input/OutputBuffer Information Specification)模型。