[发明专利]基于帧的通信的时延偏移

说明书

本申请涉及基于帧的通信的时延偏移。存储器系统可包含基于帧时钟的帧周期使用帧进行通信的主机装置和存储器装置。所述存储器装置可从所述主机装置接收读取命令和写入命令，且确定对应于所接收命令的读取时延和写入时延。所述存储器装置还可确定要添加到所述写入时延以避免分别与所述读取命令和所述写入命令相关联的读取数据与写入数据之间的总线争用的额外偏移时延。所述偏移时延可对应于整数数量的时钟周期，其可小于所述帧周期。

交叉引用

本专利申请是约翰逊(Johnson)等人在2020年11月24日提交的第PCT/US2020/062034号国际专利申请的国家阶段申请，其标题为“基于帧的通信的时延偏移(LATENCYOFFSET FOR FRAME-BASED COMMUNICATIONS)”，且要求Johnson等人在2019年12月20日提交的标题为“基于帧的通信的时延偏移(LATENCY OFFSET FOR FRAME-BASEDCOMMUNICATIONS)”的第62/951,783号美国临时专利申请的优先权，所述申请中的每一个均转让给本受让人，且所述申请中的每一个以全文引用的方式明确并入本文中。

技术领域涉及基于帧的通信的时延偏移。

背景技术

下文大体上涉及一或多个存储器系统，且更具体来说，涉及基于帧的通信的时延偏移。

存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程为各种状态来存储信息。举例来说，二进制存储器单元可编程为两个支持状态中的一个，通常由逻辑1或逻辑0标示。在一些实例中，单个存储器单元可支持多于两个状态，所述状态中的任一个可以被存储。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。例如FeRAM的非易失性存储器即使在无外部电源存在的情况下仍可长时间维持其所存储的逻辑状态。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失其所存储状态。FeRAM能够实现类似于易失性存储器的密度，但由于使用铁电电容器作为存储装置而可具有非易失性属性。

发明内容

描述一种方法。所述方法包含：在存储器装置处从主机装置接收读取命令且在接收到所述读取命令之后接收写入命令；针对所述读取命令确定读取时延，所述读取时延包含所述存储器装置处的帧时钟的第一整数数量的帧周期，其中每一帧周期包含第一时钟的第二整数数量的单位间隔；针对所述写入命令确定写入时延，所述写入时延包含所述帧时钟的第三整数数量的帧周期，所述第三整数数量大于所述第一整数数量；针对所述写入命令确定偏移时延，所述偏移时延包含所述第一时钟的第四整数数量的单位间隔，其中所述第四整数数量小于所述帧时钟的单个帧周期中单位间隔的所述第二整数数量；以及在所述帧时钟的至少部分地基于所述写入时延和所述偏移时延的帧周期写入与所述写入命令相关联的数据。

描述一种方法。所述方法包含：在主机装置处将读取命令传输到存储器装置且在传输所述读取命令之后传输写入命令；针对所述读取命令确定读取时延，所述读取时延包含帧时钟的第一整数数量的帧周期，其中每一帧周期包括第一时钟的第二整数数量的单位间隔；针对所述写入命令确定写入时延，所述写入时延包含所述帧时钟的第三整数数量的帧周期，所述第三整数数量大于所述第一整数数量；针对所述写入命令确定偏移时延，所述偏移时延包含所述第一时钟的第四整数数量的单位间隔，其中所述第四整数数量小于所述帧时钟的单个帧周期中单位间隔的所述第二整数数量；以及将与所述写入命令相关联的写入数据传输到所述存储器装置，其中在至少部分地基于所述写入时延和所述偏移时延的帧周期接收所述写入数据。