[发明专利]集成电路设计中的机器学习驱动的预测

说明书

针对训练集成电路(IC)设计集合中的每个训练IC设计通过以下方式收集训练数据：在IC设计流程的第一阶段中，提取IC设计特征的第一集合；以及在IC设计流程的第二阶段中，提取IC设计标签的第一集合，其中在IC设计流程中，IC设计流程的第一阶段比IC设计流程的第二阶段更早出现。接下来，基于训练数据训练机器学习模型。

相关申请

本申请要求于2019年9月10日提交的美国临时申请序列号62/898,086的权益，上述申请的内容出于所有目的通过引用以其整体并入本文。

技术领域

本公开总体上涉及集成电路(IC)设计。更具体地，本公开涉及IC设计中的机器学习驱动的预测。

背景技术

工艺技术的进步以及对计算和存储的日益增长的需求推动了IC设计的尺寸和复杂性的增加。这种进步可以归因于半导体设计和制造技术的改进，这使得将数以千万计的器件集成到单个芯片上成为可能。

发明内容

本文描述的一些实施例针对训练IC设计集合中的每个训练IC设计通过以下方式收集训练数据：在IC设计流程的第一阶段中，提取IC设计特征的第一集合；以及在IC设计流程的第二阶段中，提取IC设计标签的第一集合，其中在IC设计流程中，IC设计流程的第一阶段比IC设计流程的第二阶段更早出现。接下来，训练机器学习模型，使得机器学习模型使用训练数据来基于IC设计特征的第一集合预测IC设计标签的第一集合。具体地，使用监督学习技术来训练机器学习模型。

在一些实施例中，第一阶段可以属于IC设计流程的前布线部分，前布线部分可以在IC设计流程中在全局布线已经被完成之后结束。在一些实施例中，第二阶段可以属于IC设计流程的后布线部分，后布线部分可以在IC设计流程中在轨道分配和详细布线已经被完成之后开始。

在一些实施例中，第一阶段可以属于IC设计流程的前时钟网络综合部分，前时钟网络综合部分可以在IC设计流程中在后放置优化已经被完成之后结束。在一些实施例中，第二阶段可以属于IC设计流程的后时钟网络综合部分，后时钟网络综合部分可以在IC设计流程中在时钟网络综合已经被完成之后开始。

在一些实施例中，训练机器学习模型以基于IC设计特征来预测IC设计标签包括减少误差项，误差项表示预测IC设计标签与实际IC设计标签(实际IC设计标签在IC设计流程的第二阶段期间被提取)之间的聚合误差。特别地，减少误差项可以包括：迭代地修改机器学习模型的参数。

在一些实施例中，IC设计特征包括但不限于：组合逻辑云中的逻辑级的计数、组合逻辑云中的平均扇出、反相器和缓冲器的计数、具有修改限制的单元的计数、转换违规的计数、聚合网络延迟与聚合单元延迟之间的比率、单元的位置、以及单元的大小。

在一些实施例中，IC设计标签包括但不限于：在时序端点处的到达时间、在时序端点处的所需时间、在时序端点处的时序松弛、在时序端点处的转换、在时序端点处的噪声容限、在逻辑门的端子处的到达时间、在逻辑门的端子处的所需时间、在逻辑门的端子处的时序松弛、在逻辑门的端子处的转换、在逻辑门的端子处的噪声容限。

一些实施例在处理给定IC设计(该给定IC设计可能不在训练IC设计集合中)时使用经训练的模型。具体地，当给定IC设计由IC设计流程的第一阶段处理时，实施例提取IC设计特征的第二集合；使用经训练机器学习模型来基于IC设计特征的第二集合预测IC设计标签的第二集合；以及基于IC设计标签的第二集合对给定IC设计执行操作。特别地，实施例可以基于IC设计标签的第二集合来选择修改的类型和/或程度，并且将所选择的修改应用于给定IC设计。

附图说明

可以基于下面给出的详细描述和附图来理解本公开。附图仅用于说明目的，并不限制本公开的范围。此外，附图并不一定按比例绘制。

图1图示了根据本文描述的一些实施例的IC设计流程。