[发明专利]三维存储器件及用于形成其的方法

权利要求书

1.一种3D存储器件，包括：

衬底的P型掺杂区；

位于所述P型掺杂区上的N型掺杂半导体层；

位于所述N型掺杂半导体层上的包括交织的导电层和电介质层的存储堆叠层；

垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；

垂直地延伸进入所述N型掺杂半导体层和所述P型掺杂区的N型掺杂半导体插塞，其中，所述N型掺杂半导体层包围所述N型掺杂半导体插塞；以及

垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。

2.根据权利要求1所述的3D存储器件，其中，所述N型掺杂半导体插塞的横向尺寸大于所述源触点结构的横向尺寸。

3.根据权利要求1或2所述的3D存储器件，其中，所述N型掺杂半导体插塞包括单晶硅。

4.根据权利要求1所述的3D存储器件，其中，所述N型掺杂半导体层包括多晶硅。

5.根据权利要求4所述的3D存储器件，其中，所述N型掺杂半导体层是具有均匀掺杂浓度分布的单个多晶硅层。

6.根据权利要求5所述的3D存储器件，其中，所述N型掺杂半导体层的掺杂浓度在10¹⁷cm^-3与10²¹ cm^-3之间。

7.根据权利要求1所述的3D存储器件，其中，所述衬底是P型硅衬底。

8.根据权利要求1所述的3D存储器件，其中，所述衬底是N型硅衬底，并且所述P型掺杂区是P阱。

9.根据权利要求1所述的3D存储器件，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述N型掺杂半导体层接触。

10.根据权利要求9所述的3D存储器件，其中，所述3D存储器件被配置为在执行P阱体擦除操作时在所述P型掺杂区与所述沟道结构的所述半导体沟道之间形成空穴电流路径。

11.根据权利要求1所述的3D存储器件，其中，所述源触点结构包括位于所述N型掺杂半导体插塞之上并且与所述N型掺杂半导体插塞接触的源触点。

12.根据权利要求1所述的3D存储器件，其中，所述N型掺杂半导体层的厚度在30 nm与100 nm之间。

13.根据权利要求1所述的3D存储器件，其中，所述沟道结构与所述N型掺杂半导体插塞之间的横向距离在40 nm与100 nm之间。

14.根据权利要求1所述的3D存储器件，其中，所述沟道结构延伸进入所述P型掺杂区的深度在50 nm与150 nm之间。

15.根据权利要求1所述的3D存储器件，其中，所述N型掺杂半导体插塞的被所述P型掺杂区包围的部分的横向尺寸大于所述N型掺杂半导体插塞的被所述N型掺杂半导体层包围的部分的横向尺寸。

16.一种3D存储器件，包括：

衬底的P型掺杂区；

位于所述P型掺杂区之上的包括交织的导电层和电介质层的存储堆叠层；

位于所述P型掺杂区与所述存储堆叠层之间并且具有均匀掺杂浓度分布的单个N型掺杂半导体层；

垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；以及

垂直地延伸进入所述N型掺杂半导体层和所述P型掺杂区的N型掺杂半导体插塞，其中，所述N型掺杂半导体层包围所述N型掺杂半导体插塞。