[发明专利]用于形成在三维存储器件中的接触结构的方法

说明书

公开了3D存储结构的实施方式和用于形成其的方法。制造方法包括：形成在3D NAND存储器件的阶梯区域、外围器件区域和衬底接触区域中的多个开口。开口可以由跟随有多个蚀刻工艺的光刻工艺形成。开口可以包括暴露下层的完整开口和中间开口，其中光刻胶的剩余部分仍然存在于开口和下层之间。光刻胶的剩余部分可以使在下层阶梯结构的较深开口的形成期间在上层阶梯结构的较短开口中的蚀刻工艺延迟。导电材料沉积到开口内以形成用于结构(诸如衬底接触焊盘、上层阶梯结构和下层阶梯结构和/或外围器件)的接触结构。

技术领域

本公开内容通常涉及半导体技术的领域，且更具体地涉及用于形成三维(3D)存储器件的方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储单元按比例缩小到较小的尺寸。然而，当存储单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。因此，平面存储单元的存储密度接近上限。三维(3D)存储架构可以处理在平面存储单元中的密度限制。

发明内容

一种用于形成三维(3D)存储结构的方法，包括：形成上层阶梯结构和下层阶梯结构；在衬底上形成包括所述上层阶梯结构和所述下层阶梯结构的电介质层；将第一蚀刻停止层(ESL)布置在所述电介质层上；将硬掩模层布置在所述第一ESL上；将第二ESL布置在所述硬掩模层上；执行第一蚀刻工艺以在所述第二ESL中形成第一多个开口，其中，所述第一多个开口在所述下层阶梯结构之上形成；执行第二蚀刻工艺，其包括：使所述第一多个开口延伸到所述硬掩模层内；以及在所述第二ESL中形成第二多个开口，其中，所述第二多个开口在所述上层阶梯结构和所述下层阶梯结构之上形成；以及执行额外的蚀刻工艺，其包括：在所述第一多个开口中并且顺序地在所述第二多个开口中暴露所述硬掩模层、所述第一ESL和所述电介质层。

一种用于形成三维(3D)存储结构的方法，包括：形成上层阶梯结构和下层阶梯结构；在衬底上形成包括所述上层阶梯结构和所述下层阶梯结构的电介质层；将光刻胶层布置在所述电介质层上；暴露在光掩模板之下的所述光刻胶层，其中，所述光掩模板包括在所述下层阶梯结构之上的透明区域、在所述上层阶梯结构之上的半透明区域和不透明区域；在所述透明区域之下的所述光刻胶层中形成第一多个开口，其中，所述第一多个开口具有大约等于所述光刻胶层的厚度的深度；在所述半透明区域之下的所述光刻胶层中形成第二多个开口，其中，所述第二多个开口具有小于所述光刻胶层的所述厚度的深度；执行一个或多个蚀刻工艺，其包括：在所述第一多个开口中并且顺序地在所述第二多个开口中暴露所述电介质层；以及将导电材料分别布置在所述第一多个开口和所述第二多个开口中以及在所述下层阶梯结构和所述上层阶梯结构的所述导电层上。

一种用于形成三维(3D)存储结构的方法，包括：形成阶梯结构；在衬底上形成包括所述阶梯结构的电介质层；在所述衬底中形成接触焊盘；将光刻胶层布置在所述电介质层上；暴露在光掩模板之下的所述光刻胶层，其中，所述光掩模板包括在所述接触焊盘之上的透明区域和在所述阶梯结构之上的半透明区域；在所述透明区域之下的所述光刻胶层中形成第一多个开口，其中，所述第一多个开口具有大约等于所述光刻胶层的厚度的深度；在所述半透明区域之下的所述光刻胶层中形成第二多个开口，其中，所述第二多个开口具有小于所述光刻胶层的所述厚度的深度；执行一个或多个蚀刻工艺，其包括：使所述第一多个开口延伸并且暴露在所述第一多个开口中的所述接触焊盘；以及使所述第二多个开口延伸并且暴露在所述第二多个开口中的所述阶梯结构的导电层；并且将导电材料布置在所述第一多个开口和所述第二多个开口中。

附图说明

被并入本文并形成说明书的一部分的附图示出本公开内容的实施方式，并连同描述一起进一步用来解释本公开内容的原理并使相关领域中的技术人员能够制造和使用本公开内容。

图1示出根据本公开内容的一些实施方式的3D NAND存储结构。

图2-9示出根据本公开内容的一些实施方式的用于形成在3D NAND存储结构中的接触结构的示例性制造工艺。