[实用新型]一种共享缓存的双路DRAM存储FPGA板卡有效
| 申请号： | 202020651012.1 | 申请日： | 2020-04-26 |
| 公开（公告）号： | CN211787085U | 公开（公告）日： | 2020-10-27 |
| 发明（设计）人： | 邹丹;王得志;肖汶斌;程兴华;包长春;陆丽娜;夏飞;赵飞 | 申请（专利权）人： | 中国人民解放军国防科技大学 |
| 主分类号： | G06F15/78 | 分类号： | G06F15/78;G06F13/16;G06F13/40 |
| 代理公司： | 北京天盾知识产权代理有限公司 11421 | 代理人： | 杨本官 |
| 地址： | 410005 湖南省长沙市*** | 国省代码： | 湖南;43 |
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| 摘要： | |||
| 搜索关键词： | 一种 共享 缓存 dram 存储 fpga 板卡 | ||
1.一种共享缓存的双路DRAM存储FPGA板卡，其特征在于，包括PCIE接口、FPGA、第一CPLD、第二CPLD、第一DRAM、第二DRAM、第一SRAM、第二SRAM、电源模块、第一JTAG接口、第二JTAG接口、第三JTAG接口；还包括电源模块、外部编程器、时钟信号发生器；
所述电源模块与FPGA、第一CPLD、第二CPLD连接以提供5V电源，电源模块与第一DRAM、第二DRAM、第一SRAM、第二SRAM连接以提供1.5V电源；
其中，第一JTAG接口连接FPGA，第二JTAG接口连接第一CPLD，第三JTAG接口连接第二CPLD；
所述外部编程器通过第一JTAG接口对FPGA编程，通过第二JTAG接口对第一CPLD编程，通过第三JTAG接口对第二CPLD编程；
所述PCIE接口将计算机主板提供的100M时钟信号线与FPGA的输入时钟信号线连接，FPGA的输出时钟信号线与第一CPLD的输入时钟信号线和第二CPLD的输入时钟信号线连接，第一CPLD的输出时钟信号线与第一DRAM的输入时钟信号线和第一SRAM的输入时钟信号线连接，第二CPLD的输出时钟信号线与第二DRAM的输入时钟信号线和第二SRAM的输入时钟信号线连接。
2.根据权利要求1所述一种共享缓存的双路DRAM存储FPGA板卡，其特征在于，所述第一CPLD、第二CPLD通过I/O引脚连接，以构成共享SRAM存储空间，提高缓存空间的利用率。
3.根据权利要求1所述一种共享缓存的双路DRAM存储FPGA板卡，其特征在于，所述CPLD作为存储控制器构建双通道DRAM存储结构，以降低FPGA用于访存的逻辑资源使用量，提高访存并行性。
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