[发明专利]Serdes接口电路

说明书

本发明提供了一种Serdes接口电路，包括若干接收网桥单元，接收网桥单元包括，对齐调整模块，用于接收Serdes接口各个通道中解码后的解码数据，将解码数据调整到对齐状态，并输出对齐状态数据；补偿频差删除模块，用于对对齐状态数据中的特殊字符skip pattern进行删除操作，并将补偿频差删除数据写入FIFO缓存；数据调整模块，用于对FIFO的读出数据进行数据调整，并输出调整数据；补偿频差补位模块，用于对调整数据进行插入操作，并输出对齐调整数据；状态发生模块，用于控制多通道对齐，并判断是否完成对齐。本发明的接口电路消除了误码导致的各个通道内特殊字符Apattern间隔改变的影响，保证了数据对齐的顺利完成，提高了serdes的传输性能以及系统工作的稳定性。

【技术领域】

本发明涉及集成电路芯片技术领域，尤其涉及一种Serdes接口电路。

【背景技术】

为达到通过较少的引脚实现较高数据速率的目的，FPGA芯片通过Serdes接口使用多个channel进行数据的传输。

Serdes内PCS rx部分利用数据流内特殊字符Apattern将多个物理上独立的通道绑定成一个时序逻辑上同步的并行通道；同时，PCS rx内规划的弹性缓冲电路可以解决恢复的时钟与本地时钟不一致的问题。然而，多通道数据对齐、恢复时钟与本地时钟频差补偿功能实现的快慢，且需重启多通道对齐功能，消耗大量处理时延，整个serdes的传输效率受到极大影响。

【发明内容】

本发明的目的在于提供了一种Serdes接口电路。

为达到上述目的，本发明提供了一种Serdes接口电路，所述Serdes接口电路用于多通道数据传输包括若干接收网桥单元，所述接收网桥单元包括所述接收网桥单元包括依次连接的对齐调整模块、补偿频差删除模块、FIFO、数据调整模块、补偿频差补位模块、状态发生模块；所述对齐调整模块，用于接收Serdes接口各个通道中解码后的解码数据，将所述解码数据调整到对齐状态，并输出对齐状态数据；所述补偿频差删除模块，用于对所述对齐状态数据中的特殊字符skip pattern进行删除操作，并将补偿频差删除数据写入FIFO缓存；所述数据调整模块，用于对FIFO的读出数据进行数据调整，并输出调整数据；所述补偿频差补位模块，用于对所述调整数据进行插入操作，并输出对齐调整数据；所述状态发生模块，用于控制多通道对齐，并判断是否完成对齐。

优选的，所述多通道为4个，所述接收网桥单元为4个。

优选的，当FIFO写侧时钟的频率大于FIFO读侧时钟的频率时，所述补偿频差删除模块对所述对齐状态数据中的特殊字符skip pattern进行删除操作，并将补偿频差删除数据写入FIFO缓存。

优选的，当FIFO读侧时钟的频率大于FIFO写侧时钟的频率时，所述补偿频差补位模块对所述调整数据进行插入操作。

优选的，所述数据调整模块包括，数据选择模块、删除信息处理模块、删除索引比较模块和输出处理模块；数据选择模块，用于接收FIFO的读出数据并将待比较数据输出至删除信息处理模块和输出处理模块；删除信息处理模块，用于输出待比较删除索引到删除索引比较模块进行删除操作比对；删除索引比较模块，用于输出选择控制信号和输出控制信号；输出处理模块，用于输出调整数据。

本发明的有益效果在于：提供了一种接口电路消除了误码导致的各个通道内特殊字符Apattern间隔改变的影响，保证了数据对齐的顺利完成，提高了serdes的传输性能以及系统工作的稳定性。

【附图说明】

图1为本发明实施例的Serdes接口电路的结构图；

图2为本发明实施例的数据调整模块的结构图；

图3为本发明实施例的选择控制信号下的时序图；

图4为本发明实施例的输出控制信号下的时序图。

【具体实施方式】