[发明专利]一种高速静态随机存取存储器

说明书

本发明涉及一种高速静态随机存取存储器，其配置有控制器的预充电电路，包括：第一开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第一位线，且第一开关由第一导通信号控制；第二开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第二位线，且第二开关由第二导通信号控制；和第三开关，耦合在第一位线和第二位线之间，第三开关由第三导通信号控制，其中，在预充电模式下，所述第三开关导通的时间点早于所述第一开关导通的时间点，且早于所述第二开关导通的时间点。

技术领域

本发明属于充电技术领域，特别涉及一种高速静态随机存取存储器(SRAM)控制器。

背景技术

现有技术中(例如KR1020160129857A、KR100445927B1、KR100380908B1)，数据通过filp-flop结构存储在SRAM中。SRAM中的晶体管N1和N2的导通或截止状态由字线W的信号控制，使得要写入的数据被传送到位线BL和其反向信号线BLB，然后，该数据通过位线BL读出。当SRAM不执行写入操作或读取操作时，预充电电路中的晶体管由预充电信号PRE控制以将位线的电势预充电至a电平。电源电压VDD。然而，由于预充电电路的位线BL和其反向信号线BLB共享控制信号，因此在电路的操作期间可能导致大的瞬态电流。在当前可用的技术中，当前可用的SRAM器件在操作时具有较大的电路瞬态电流，结果，在SRAM操作期间，器件的操作余量将随着较大的电压降而减小。为了通过增加次级预充电电路的数量来减少电路瞬态电流，SRAM器件的整体电路尺寸增加，这导致成本增加并且不能满足产品小型化的趋势。

发明内容

本发明公开一种高速静态随机存取存储器，其通过对控制器进行预充电使得存储速度急速增加，其中预充电电路包括：

第一开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第一位线，且第一开关由第一导通信号控制；

第二开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第二位线，且第二开关由第二导通信号控制；和

第三开关，耦合在第一位线和第二位线之间，第三开关由第三导通信号控制，其中，在预充电模式下，所述第三开关导通的时间点早于所述第一开关导通的时间点，且早于所述第二开关导通的时间点。

所述的SRAM控制器的预充电电路，所述第一开关导通的时间点早于所述第二开关导通的时间点；所述第二开关导通的时间点早于所述第一开关导通的时间点；所述预充电电路还包括：

时序控制电路，用于产生第一导通信号，第二导通信号和第三导通信号。

所述的SRAM控制器的预充电电路，所述时序控制电路包括：

延迟电路，用于延迟预充电信号以产生第一延迟信号，第二延迟信号和第三延迟信号；和逻辑电路，用于根据第一延迟信号，第二延迟信号和第三延迟信号，产生第一导通信号，第二导通信号和第三导通信号，其中，当延迟电路接收到预充电信号时，预充电电路开始预充电模式。

所述的SRAM控制器的预充电电路，所述延迟电路包括：

第一延迟集合，包括至少一个第一延迟分量，并根据预充电信号产生第一延迟信号；

第二延迟集合，包括多个第二延迟分量，并根据预充电信号产生第二延迟信号；

第三延迟集，包括多个第三延迟分量，并根据预充电信号产生第三延迟信号；

其中，至少一个第一延迟分量的数量小于第二延迟分量的数量，至少一个第一延迟分量的数量小于第三延迟分量的数量，第二延迟分量的数量为小于第三延迟分量。

所述的SRAM控制器的预充电电路，所述延迟电路包括：

第一延迟集合，包括至少一个第一延迟分量，并根据预充电信号产生第一延迟信号；