[发明专利]一种适用于测试DDR3物理层电气功能的测试芯片

权利要求书

1.一种适用于测试DDR3物理层电气功能的测试芯片，其特征在于，包括用户层、控制层、物理层和存储器；

所述用户层包含具有5种测试模式的主体功能电路，通过JTAG接口配置标志寄存器以及实现5种各种测试模式之间的切换；

所述5种测试模式包括测试模式1～测试模式5；

测试模式1为：连续写M个数，再将这M个数读出来，其中，M的大小由寄存器配置，取值范围为小于存储总量的任意数；

测试模式2为：对偶数地址上写55555555，对奇数地址上写AAAAAAAA，连续写M个交替的55555555和AAAAAAAA；

测试模式3为：连续4次写，连续4次读，写入FFFFFFFF和00000000交替的数据，直至写M个数停止；

测试模式4为：对M个地址中的奇数地址写入AAAAAAAA，然后读出；

测试模式5为：对M个地址中的偶数地址写入55555555，然后读出；

所述用户层的寄存器分别通过两路AXI总线与控制层主机、控制层寄存器相连；

用户层的寄存器包括报错寄存器、位错统计寄存器和字错统计寄存器；

所述报错寄存器为32位，用于在各个测试模式读过程中报错，报错寄存器的最高位为错误标志，有错置1，无错为0；其余低31位表示出错地址；

所述位错统计寄存器，用于统计各个测试模式读过程中产生的位错；

所述字错统计寄存器，用于统计各个测试模式读过程中产生的字错；

所述控制层的寄存器用于接收来自AXI主机接口的存储器访问请求，经存储管理、命令调度、命令执行后发往物理层进行传输；

所述控制层主机用于接收来自AXI寄存器接口的请求，实现初始化、Data Training和DDR命令；

物理层为待测试的模块，用于将控制层发送的信息转换为存储器可识别的时序和电气信号；

所述存储器用于储存时序和电气信号。

2.根据权利要求1所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，测试模式1的具体流程为：

当外部JTAG发起向00000000地址的单次写操作时，测试模式1开始工作，从00000000地址开始，连续进行M次逐次自加1的自动写操作，截止到第M个数；

当外部JTAG发起从00000000地址的单次读操作时，进行M次单次读操作；

将读出的数据和从00000000开始的M次自加1的数据进行对比；

若整个读数过程中没有错误发生，则报错寄存器为全0；

若有错，则将第一个错误发生的地址报出来。

3.根据权利要求2所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，首次JTAG向00000000地址单次写入的数被自动写操作重新覆盖。

4.根据权利要求1所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，测试模式2的具体流程为：

当外部JTAG发起向00000001地址的单次写操作时，测试模式2开始工作；

从00000000地址开始，写数据55555555，再在00000001地址写一个AAAAAAAA，按此规律连续进行M次交替的自动写，直到第M个地址写入AAAAAAAA停止；

当外部JTAG发起从00000001地址的单次读操作时，对写入的M个数的自动读操作模式，在此过程中，将偶数地址读出的数和55555555对比，将奇数地址读出的数和AAAAAAAA对比；

若整个读数过程中没有错误发生，则报错寄存器为全0，有错则将第一个错误发生的地址报出来。

5.根据权利要求1所述的适用于测试DDR3物理层电气功能的测试芯片，其特征在于，测试模式3的具体流程为：

当外部JTAG发起向00000002地址的单次写操作时，测试模式3开始工作；

从00000000地址开始，对4个连续地址分别自动写入数据FFFFFFFF、00000000、FFFFFFFF和00000000，再对这4个地址写入的数据进行读操作，此为一个读写周期；

然后再按此规律实现对M个数的写和读，共执行M/4个周期；

若整个读数过程中没有错误发生，则报错寄存器为全0；否则，则将第一个错误发生的地址报出来。