[发明专利]基于单比特采样的高速实时弱信号检测方法及装置

说明书

本发明公开了一种基于单比特采样的高速实时弱信号检测方法及装置，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现高速实时的弱信号检测。本发明还可以用于同时对多个不同周期的目标弱信号进行实时检测。在实现上，本发明充分利用了FPGA内部延迟资源可灵活配置的特性，可以针对目标弱信号的重复频率而灵活地做出更改。此外，与使用专用的高速单比特ADC芯片相比，在本发明中，比较器和FPGA之间进行板级布线时则无需考虑时序问题，有利于简化电路设计。

技术领域

本发明涉及信号处理技术领域，尤其涉及一种基于单比特采样的高速实时弱信号检测方法及装置。

背景技术

对于信噪比(SNR，Signal-to-Noise Ratio)很低以至于信号波形被淹没在噪声中的周期性弱信号，直接观察波形无法判断弱信号是否存在，因此需要通过专门的方法来检测。周期性弱信号的检测在通信、机械探伤、雷达探测等诸多领域被广泛应用。

一种简单有效的检测方法是相干积累法，该方法通过ADC(Analog-to-DigitalConverter，模数转换器)对信号进行采样，ADC的采样率恰好是待检测的弱信号的重复频率的A/B倍，其中，A、B为互质的正整数。通过对多个重复周期的信号波形进行对应采样点累加，可以提高弱信号的信噪比，当累加次数足够多时，弱信号对应的累加和将明显区别于噪声对应的累加和，使得弱信号的存在能够被检测出来。该方法在GERHARD SCHMIDT等人的论文(Complementary Code and Digital Filtering for Detection of Weak VHF RadarSignals from the Mesosphere，1979年)中被报道过。在这种方法中，ADC可以是多比特的，也可以是单比特的。在单比特的情况下，ADC的量化功能可以通过一个比较器来实现，ADC的采样、保持、编码功能通过一片FPGA(Field Programmable Gate Array，现场可编程门阵列)内的移位寄存器(也就是多级级联的触发器)来实现，即可以通过FPGA外的比较器和FPGA内的移位寄存器的组合来等效地实现一个单比特ADC。该方法在Shufeng Zheng和JuhaKostamovaara的论文(Statistical behavior of a comparator with weakrepetitive signal and additive white Gaussian noise)中被报道过。

然而，这种通过FPGA外的比较器和FPGA内的移位寄存器等效实现的ADC，其采样率等于移位寄存器的工作时钟频率，受FPGA性能的影响，该时钟频率通常只能达到几百兆赫兹。在采样率需要1GSPS甚至更高的实时弱信号检测的场合，这种设计是不适用的。

发明内容

本发明的目的是提供一种基于单比特采样的高速实时弱信号检测方法及装置，利用比较器和FPGA内的基于延迟链的时间交织采样结构，等效地实现采样率比移位寄存器工作时钟频率更高的单比特ADC，进而实现高速实时的弱信号检测。此外，相关方案还可以用于同时对多个不同周期的目标弱信号进行实时检测。

本发明的目的是通过以下技术方案实现的：

一种基于单比特采样的高速实时弱信号检测装置，包括：比较器与FPGA；其中：

所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；

所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号。

一种基于单比特采样的高速实时弱信号检测方法，包括：