[发明专利]基于单比特采样的高速实时弱信号检测方法及装置

权利要求书

1.一种基于单比特采样的高速实时弱信号检测装置，其特征在于，包括：比较器与FPGA；其中：

所述比较器，用于将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；

所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号；

每一所述延迟链上有一个延迟单元或者多个级联的延迟单元，所述延迟单元通过查找表或者进位链上的加法单元实现，输入或输出延迟单元的信号通过抽头线引出为抽头信号，输入至延迟单元的抽头信号来自同一延迟链的上一级延迟单元、其他延迟链或者比较器；延迟单元输出的抽头信号发送至同一延迟链的下一级延迟单元、一条或多条其他延迟链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，移位寄存器接收的抽头信号来自延迟单元或者比较器，每一相干积累与过阈甄别模块连接一个或多个移位寄存器；

通过对若干个抽头信号相关的延迟单元的延迟进行调整，或者对抽头信号对应的移位寄存器的时钟频率和相位进行调整，或者对若干个抽头信号相关的延迟单元的延迟进行调整，并对抽头信号对应的移位寄存器的时钟频率和相位进行调整；再结合由比较器与移位寄存器等效地实现的单比特ADC，从而形成基于延迟链的时间交织采样结构。

2.根据权利要求1所述的一种基于单比特采样的高速实时弱信号检测装置，其特征在于，所述比较器为一级或多级级联的比较器。

3.根据权利要求1所述的一种基于单比特采样的高速实时弱信号检测装置，其特征在于，通过基于延迟链的时间交织采样结构和多个相干积累与过阈甄别模块相配合，能够对多个不同周期的目标弱信号进行实时检测。

4.一种基于单比特采样的高速实时弱信号检测方法，其特征在于，包括：

利用比较器将待测的周期性弱信号与噪声的混合信号调理成数字电平信号后输入至FPGA；

所述FPGA采用了基于延迟链的时间交织采样结构，FPGA的内部包括：若干条延迟链、若干移位寄存器以及若干相干积累与过阈甄别模块；每一移位寄存器独自接收来自延迟链或者比较器的一个抽头信号，由所述移位寄存器对抽头信号进行采样；移位寄存器的输出信号输入至相干积累与过阈甄别模块进行相干积累，并对累加和进行过阈甄别，当累加和过阈时输出相应的触发信号，表示检测到周期性弱信号；

每一所述延迟链上有一个延迟单元或者多个级联的延迟单元，所述延迟单元通过查找表或者进位链上的加法单元实现，输入或输出延迟单元的信号通过抽头线引出为抽头信号，输入至延迟单元的抽头信号来自同一延迟链的上一级延迟单元、其他延迟链或者比较器；延迟单元输出的抽头信号发送至同一延迟链的下一级延迟单元、一条或多条其他延迟链、或者移位寄存器；每一移位寄存器单独接收一个抽头信号，移位寄存器接收的抽头信号来自延迟单元或者比较器，每一相干积累与过阈甄别模块连接一个或多个移位寄存器；

通过对若干个抽头信号相关的延迟单元的延迟进行调整，或者对抽头信号对应的移位寄存器的时钟频率和相位进行调整，或者对若干个抽头信号相关的延迟单元的延迟进行调整，并对抽头信号对应的移位寄存器的时钟频率和相位进行调整；再结合由比较器与移位寄存器等效地实现的单比特ADC，从而形成基于延迟链的时间交织采样结构。

5.根据权利要求4所述的一种基于单比特采样的高速实时弱信号检测方法，其特征在于，所述比较器为一级或多级级联的比较器。

6.根据权利要求4所述的一种基于单比特采样的高速实时弱信号检测方法，其特征在于，通过基于延迟链的时间交织采样结构和多个相干积累与过阈甄别模块相配合，能够对多个不同周期的目标弱信号进行实时检测。