[发明专利]基于忆阻元件和蕴含逻辑的非易失性存储器

说明书

本发明公开了一种基于忆阻元件和蕴含逻辑的非易失性存储器，包括一选通管；用于存储写入时的数据的第一忆阻器；用于辅助判断第一忆阻器是否写入正确的第二忆阻器；一定值电阻；所述选通管的源极电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端，所述定值电阻的另一端接地。本发明能够在读取数据时忽略写入失效带来的错误，同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效。

技术领域

本发明涉及集成电路存储器基本电路设计领域，具体涉及一种基于忆阻元件和蕴含逻辑的非易失性存储器。

背景技术

参见图1所示，传统的1T1M存储单元，当写入电压不足时，忆阻器会写入失效，存储错误无法纠正，读出时需要借助纠错算法解决，而且纠错位数有限；此外，由于忆阻器的不均匀性，读出电路的参考电阻值不太好确定，这给读出电路的设计带来了诸多不便。

为解决上述问题，参见图2所示，给出了在经典1T1M存储单元结构的基础上进行改进的1T2M存储单元，新加入了一个忆阻器作为存储单元，当电路正常存储数据时，两个忆阻器的阻态始终相反，单元选通时在SL端加一个小电压，通过晶体管的电流会将BL、BLB上拉至不同电位，并且二者相差很大，那么就可以通过差分放大电路读出存储的值，免去了参考电压的选择，简化了读出电路的设计。但是问题在于，第二个忆阻器加入的同时也引入了更多的不确定因素，当单元发生写入失效时将难以分析内部忆阻器状态而削弱了该单元结构的实用性。

蕴含逻辑是一种布尔运算，2010年8月美国惠普实验室发表在《Nature》的文章描述了一种基于忆阻器的蕴含逻辑结构，其最简单的结构参见图3所示，由两个忆阻器和一个定值电阻组成，在两忆阻器正极分别施加V_cond与V_SET(V_SET为忆阻器的置“1”(忆阻器阻态置低)电压，V_cond小于V_SET)。蕴含逻辑的真值表如表1所示：

表1：蕴含逻辑的真值表

发明内容

本发明目的是提供一种基于忆阻元件和蕴含逻辑的非易失性存储器，能够在读取数据时忽略写入失效带来的错误，同时结合相应的时序可以检测出单元是否写入失效以及识别出具体哪种失效。

本发明的技术方案是：一种基于忆阻元件和蕴含逻辑的非易失性存储器，包括

一选通管；

用于存储写入时的数据的第一忆阻器；

用于辅助判断第一忆阻器是否写入正确的第二忆阻器；

一定值电阻；

所述选通管的源极电性连接到DL端，所述选通管的栅极电性连接到WL端，所述选通管的漏极分别电性连接到第一忆阻器的负极、第二忆阻器的负极和定值电阻的一端，所述第一忆阻器的正极电性连接到BL端，所述第二忆阻器的正极电性连接到CL端，所述定值电阻的另一端接地。

上述技术方案中，所述选通管选用NMOS选通管。

上述技术方案中，所述第一忆阻器和第二忆阻器构成蕴含变量，与定值电阻一起构成蕴含逻辑判断。

上述技术方案中，当需要读取非易失性存储器输出节点电压时，将BL端接地，CL端接V_read，使得第二忆阻器与定值电阻构成并联关系后再与第一忆阻器串联。

本发明的优点是：