[发明专利]主机互连装置及其方法

说明书

一种主机互连装置及其方法，该装置包括排序模块、解析模块、仲裁模块、写数据追踪模块与读数据追踪模块。排序模块对由至少一处理模块产生的至少一第一读写请求与芯片模块产生的第二读写请求进行排序，并输出第一读写请求或第二读写请求。解析模块依据第一读写请求或第二读写请求，产生解析信息。仲裁模块对解析信息与监听信息进行仲裁，以产生仲裁信息。写数据追踪模块对仲裁信息进行写数据追踪操作，以产生第一监听请求、写数据指示与写数据请求。读数据追踪模块对仲裁信息进行读数据追踪操作，以产生第二监听请求、读数据指示与读数据请求。

技术领域

本发明涉及一种互连结构装置，特别涉及一种主机互连装置。

背景技术

一般来说，目前X86的系统单芯片(system on a chip，SoC)的片内互连方式主要有环形总线架构和基于内核簇的交叉开关(cross-bar)架构。环形总线架构是所有核心共用末级缓存，易于物理流程实现，但每个内核需要增加二级缓存以用来缓解末级缓存(cache)访问高延时问题。基于内核簇的交叉开关架构易实现更多数量内核的互连，且缓存访问延时不会随着内核数量的增加而增加，但基于内核簇的交叉开关架构仍有高延迟的问题。

因此，如何有效地减少内存访问的延迟将成为各家厂商亟欲研究的课题。

发明内容

本发明提供一种主机互连装置，藉以减少内存访问的延迟，并提升内存访问带宽。

本发明提供一种主机互连装置，包括排序模块、解析模块、仲裁模块、写数据追踪模块与读数据追踪模块。排序模块接收至少一第一读写请求与第二读写请求，并对至少一第一读写请求与第二读写请求进行排序，并输出至少一第一读写请求或第二读写请求，其中至少一第一读写请求由至少一处理模块产生，第二读写请求由芯片模块产生。解析模块接收至少一第一读写请求或第二读写请求，并依据至少一第一读写请求或第二读写请求，产生解析信息。仲裁模块接收解析信息与监听信息，并对解析信息与监听请求进行仲裁，以产生仲裁信息。写数据追踪模块接收仲裁信息，并对仲裁信息进行写数据追踪操作，以产生第一监听请求、写数据指示与写数据请求。读数据追踪模块接收仲裁信息，并对仲裁信息进行读数据追踪操作，以产生第二监听请求、读数据指示与读数据请求。

本发明所公开的主机互连装置，通过排序模块对处理模块所提供的第一读写请求与芯片模块所提供的第二读写请求进行排序，并输出第一读写请求或第二读写请求，且解析模块依据第一读写请求或第二读写请求，产生解析信息。仲裁模块对解析信息与监听请求进行仲裁，以产生仲裁信息。写数据追踪模块对仲裁信息进行写数据追踪操作，以产生第一监听请求、写数据指示与写数据请求，以及读数据追踪模块对仲裁信息进行读数据追踪操作，以产生第二监听请求、读数据指示与读数据请求。如此一来，实现了处理模块和芯片模块可以在片内直接连接，可以有效地减少内存访问的延迟，并提升内存访问带宽。

附图说明

图1为依据本发明一实施例的主机互连装置的示意图。

图2为依据本发明的另一实施例的主机互连装置的示意图。

图3为依据本发明的一实施例的主机互连方法的流程图。

图4为依据本发明的另一实施例的主机互连方法的流程图。

具体实施方式

在以下所列举的各实施例中，将以相同的标号代表相同或相似的元件或组件。

图1为根据本发明一实施例的主机互连装置的示意图。本实施例的主机互连装置100适于耦接处理模块170与芯片模块180，且处理模块170与芯片模块180可以通过主机互连装置100进行数据传输的操作。处理模块170可以包括多个核(core)。芯片模块180可以包括装置控制器、内存控制器、存储装置与内存。

请参考图1，主机互连装置100包括排序模块110、解析模块120、仲裁模块130、写数据追踪模块140与读数据追踪模块150。