[发明专利]一种逻辑资源评估方法

说明书

本发明公开了一种逻辑资源评估方法，包括：获取待估计相关特征列表；将所述待估计相关特征列表输入至FPGA资源模型得到FPGA资源使用量估计值，其中，所述FPGA资源模型是基于待训练模型，利用训练数据列表训练得到，所述训练数据列表为特征训练列表和资源的使用量数据训练列表的集合，所述特征训练列表为RTL描述相关训练特征和设计参数相关训练特征的集合。本方法得到的FPGA资源模型可在设计初期阶段快速得到RTL描述需要的片上资源使用量，增强设计和逻辑综合的可估计性，并减少迭代次数。

技术领域

本发明属于半导体技术领域，具体涉及一种逻辑资源评估方法。

背景技术

现场可编程门阵列(Field Programmable Gate Array，FPGA)是一种重要的半导体器件，可通过现场重新编程来实现用户所需要的逻辑设计。当设计者使用硬件描述语言对电路进行寄存器传输级(Register Transfer Level，RTL)的编程设计后，RTL描述将经过多个设计综合步骤转化为配置FPGA内部结构的比特流数据，这些设计综合步骤包括逻辑综合、技术映射、逻辑打包、布局和布线等。

现阶段对于给定的RTL描述，它所需的FPGA片上硬件资源数量一般需要在完成逻辑打包和布线后，才可以获取全部资源数量。但对于规模较大的电路设计，从RTL描述到布线的设计综合流程往往需要花费几个小时乃至数十小时。当出现片上资源不足的问题时，设计者需要修改RTL描述并进行耗时较长的设计综合流程迭代。

由于设计综合流程包含多个步骤，设计者在编写和修改RTL描述时，无法快速预知电路在FPGA上实现时需要的片上硬件资源数量，这样就可能导致无法完成技术映射或者无法完成布线，并导致多次设计迭代。另外，逻辑综合中，每一部分RTL描述所需要的实际硬件资源数量，也对RTL到门级网表的转化与优化过程有指导意义。

综上所述，如何在设计早期阶段快速得到RTL描述需要的片上资源使用量，是一个很重要的问题。这种资源估计模型，对于增强设计和逻辑综合的可估计性、减少迭代次数，有着重要的指导意义。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种逻辑资源评估方法。本发明要解决的技术问题通过以下技术方案实现：

一种逻辑资源评估方法，包括：获取待估计相关特征列表；

将所述待估计相关特征列表输入至FPGA资源模型得到FPGA资源使用量估计值，其中，

所述FPGA资源模型是基于待训练模型，利用训练数据列表训练得到，所述训练数据列表为特征训练列表和资源的使用量数据训练列表的集合，所述特征训练列表为RTL描述相关训练特征和设计参数相关训练特征的集合。

在本发明的一个实施例中，获取待估计相关特征列表，包括：

分别获取待估计RTL描述相关特征和待估计设计参数相关特征；

将所述待估计RTL描述相关特征和所述待估计设计参数相关特征进行合并得到所述待估计相关特征列表。

在本发明的一个实施例中，所述FPGA资源模型的训练包括：

获取若干组所述训练数据列表；

利用若干组所述训练数据列表依次对所述待训练模型进行训练得到若干个候选训练模型；

利用验证数据对所述若干个候选训练模型进行质量验证得到所述FPGA资源模型。

在本发明的一个实施例中，所述待训练模型为多变量自适应回归样条模型。

在本发明的一个实施例中，所述待训练模型的训练参数包括最大乘积项数目和误差阈值。

在本发明的一个实施例中，利用验证数据对所述若干个候选训练模型进行质量验证得到输出训练模型，包括：