[发明专利]一种声纳信号模拟器延时控制的声纳信号模拟方法及装置

说明书

本发明涉及一种声纳信号模拟器延时控制的声纳信号模拟方法及装置，通过FPGA使用DDS的方式生成信号，充分的利用了FPGA上的运算资源，ARM只需要根据声纳信号模型计算频率控制字和相位控制字交由FPGA完成DDS。本发明将信号时延模块与串并转换模块结合，通过调整可变长度移位寄存器长度以调整时延大小，同时使用梯级组合型移位寄存器有效的降低了移位寄存器触发链组合逻辑所需要的资源。本发明通过FPGA的并行处理能力同步的产生多路不同时延的并行信号，避免了采用循环读取地址的方式导致系统效率降低。

技术领域

本发明属于水声信号处理、电子技术领域，涉及一种声纳信号模拟器延时控制的声纳信号模拟方法及装置。

背景技术

在研制和交付声纳装备时，需要进行大量的(湖)海试验，对装备的声系统及总体性能进行有效的评估和检验。试验需要消耗大量人力、物力和财力，并且试验周期长，收海况、气候等因素影响较多，试验次数也有限，而路上半实物仿真系统相对于湖试或海试不但能够节省大量的人力和物力，而且能够提供科研、生产和使用过程中的系统测试。

在声纳信号处理领域，现有的声纳信号模拟器延时控制方法大部分采用了DSP实现，这些方法均为串行的工作方式，即使多核并行，往往运算控制机制也不够完善，工作效率不及并行运算的FPGA。在使用FPGA实现的方法中，《CN104022782B[中文]一种数字式多通道模拟信号发生方法》在数字信号方面提出通过使用随机寄存器循环读址的方法实现时延与串并转换，然而该方法在信号时延与资源占用方面仍有改进的可能。

发明内容

要解决的技术问题

为了避免现有技术的不足之处，本发明提出一种声纳信号模拟器延时控制的声纳信号模拟方法及装置，克服目前在FPGA中实现声纳信号模拟占用资源巨大的问题，本发明的方法以一种小型化的声纳信号模拟系统实现，同时采用一种占用资源较少的信号延时控制方法。

技术方案

一种声纳信号模拟器延时控制的声纳信号模拟方法，其特征在于：数组梯级组合型移位寄存器组成的多抽头移位寄存器，通过异相位时钟分别控制移位寄存器的数据读入与读出，步骤如下：

步骤1：通过Matlab产生所需单周期信号数据，并存入FPGA芯片的ROM中；采用DDS的方法将ROM中的单周期信号数据生成声纳信号存入FIFO；

步骤2：读入逻辑由时钟触发，触发后判断FIFO的EMPTY信号是否为低电平，若EMPTY为低电平则读入数据，移位寄存器读入该数据进行移位操作；

步骤3：每读入一次数据读入计数加1，当读入计数累加至移位寄存器最大值后，且读出逻辑由与读入逻辑时钟相比延迟90°的异相位时钟触发，触发后各个通道根据不同的地址读取移位寄存器中的数据；

第i个通道的读出数据的地址ADDR_i计算方法如下：

ADDR_i＝i*addr

addr为声纳阵列模型计算的时延地址差值；

步骤4：对不同的地址读取移位寄存器中的数据进行D/A数模转换得到模拟信号，再进行加噪滤波放大得到模拟的水声输出信号。

以AMP_noise对水声输出信号进行加噪处理。

所述AMP_noise由信噪比SNR计算，具体的做法使用一个长度为8bit值的来表示噪声幅度，1、计算信号幅度与噪声幅度的比值S/N：S/N＝exp(SNR/20)；2、将S/N的倒数量化为8bit数据AMP_noise，使AMP_noise与8’b11111111的比值近似于S/N的倒数，其精度为1/255。

所述声纳阵列模型计算的时延地址差值addr的获得：