[发明专利]垂直场效应晶体管半导体单元的优化

权利要求书

1.一种在多个栅极栅格上实施包括多个电路的垂直场效应晶体管VFET电路的VFET单元，所述VFET单元包括：

第一电路，包括至少一个VFET，并被提供在至少一个栅极栅格上；以及

第二电路，包括至少一个VFET，并被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上，

其中，第一电路的VFET的栅极或源极/漏极被配置为共享第二电路的VFET的栅极信号或源极/漏极信号，并且

其中，第一电路是(X-1)接触式多晶间距(CPP)电路，其为(X-1)CPP宽，是从X-CPP电路转换而来的，X-CPP电路为X-CPP宽并且执行与(X-1)CPP电路相同的逻辑功能，X是大于1的整数。

2.根据权利要求1所述的VFET单元，其中，第一电路的VFET的栅极被配置为共享栅极信号，所述栅极信号通过连接两个栅极的栅极连接图案被输入到第二电路的VFET的栅极。

3.根据权利要求1所述的VFET单元，还包括第三电路，第三电路包括至少一个VFET，并被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上，第一电路位于第二和第三电路之间，

其中，第一电路的VFET的底部源极/漏极区和第三电路的VFET的底部源极/漏极区被合并并且连接到电源或地源。

4.根据权利要求3所述的VFET单元，其中，第二电路包括连接到电源或地源的第二电路的VFET的顶部源极/漏极接触式结构，并且

其中，在其上形成第二电路的VFET的栅极栅格上没有形成连接到电源或地源的底部源极/漏极区。

5.根据权利要求3所述的VFET单元，其中，所述VFET电路形成复用器，

其中，第一电路包括1-CPP反相器，所述1-CPP反相器包括被配置为接收选择信号的p沟道金属氧化物半导体(PMOS)VFET和n沟道金属氧化物半导体(NMOS)VFET；

其中，第二电路包括交叉耦合电路，所述交叉耦合电路被配置为接收所述选择信号和输入信号，并且

其中，第三电路包括2-CPP反相器，所述2-CPP反相器包括被配置为发送输出信号的至少一个PMOS VFET和至少一个NMOS VFET。

6.根据权利要求5所述的VFET单元，其中，所述复用器被提供在VFET单元中连续形成并均匀间隔开的第1至第8栅极栅格上，

其中，第一电路的1-CPP反相器被提供在第三栅极栅格上，第二电路的交叉耦合电路被提供在第四至第八栅极栅格上，以及第三电路的2-CPP反相器被提供在第一栅极栅格和第二栅极栅格上。

7.根据权利要求1所述的VFET单元，其中，所述(X-1)-CPP电路是1-CPP反相器，其包括：

p沟道金属氧化物半导体(PMOS)VFET和n沟道金属氧化物半导体(NMOS)VFET；以及

顶部源极/漏极接触式结构，其形成在所述PMOS VFET和所述NMOS VFET的顶部源极/漏极区上，并且在与单元宽度方向交叉的方向上连接顶部源极/漏极区。

8.根据权利要求1所述的VFET单元，其中，第一电路的VFET的栅极被配置为共享第二电路的VFET的源极/漏极信号，

其中，所述VFET单元还包括第三电路，第三电路包括被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上的至少一个VFET，第一电路被放置在第二电路和第三电路之间，

其中，第一电路的VFET的底部源极/漏极区和第三电路的VFET的底部源极/漏极区被合并并且连接到电源或地源。

9.根据权利要求8所述的VFET单元，其中，所述VFET电路形成具有重置输入的扫描触发器电路，

其中，第一电路包括1-CPP反相器；

其中，第二电路包括3-CPP NOR电路，所述3-CPP NOR电路被配置为接收重置信号，并将输出信号发送到形成所述扫描触发器电路的输出电路的第一电路，并且

其中，第三电路包括被配置为接收时钟信号的2-CPP时钟反相器。