[发明专利]可变格式、可变稀疏矩阵乘法指令

说明书

公开的实施例涉及可变格式、可变稀疏矩阵乘法指令。在一个示例中，处理器包括提取和解码电路，用于提取和解码可变格式、可变稀疏矩阵乘法(VFVSMM)指令，所述指令指定分别具有(M×K)、(K×N)和(M×N)个元素的A、B和C矩阵的位置；执行电路，该执行电路响应于经解码的VFVSMM指令用于：将指定的A矩阵的每一行与后续行错开路由到(M×N)处理阵列的相应行中，并将指定的B矩阵的每一列与后续列错开路由到处理阵列的相应列中，其中，处理单元中的每一个生成A矩阵元素和具有与A矩阵元素的列地址相同的行地址的匹配B矩阵元素的K个乘积，并且将每个所生成的乘积与相应的C矩阵元素累加。

分案说明

本申请是申请日为2019年5月22日、申请号为201910431218.5、题为“可变格式、可变稀疏矩阵乘法指令”的发明专利申请的分案申请。

技术领域

本发明的领域总体上涉及计算机处理器架构，具体而言，涉及可变格式、可变稀疏矩阵乘法指令。

背景技术

诸如深度神经网络的机器学习架构已经应用于包括计算机视觉、语音识别、自然语言处理、音频识别、社交网络过滤、机器翻译、生物信息学和药物设计的领域。深度学习是一类机器学习算法。最大化深度学习算法和计算的灵活性和成本效率可以帮助满足深度学习处理器(例如，在数据中心中执行深度学习的那些处理器)的需求。

矩阵乘法是包括机器学习的许多算法的关键性能/功率限制。一些传统的矩阵乘法方法是专用的，例如它们缺乏利用宽累加器支持各种数据格式(有符号和无符号8b/16b整数、16b浮点)的灵活性，以及支持密集和稀疏矩阵的灵活性。

发明内容

根据本申请的一方面，提供了一种处理器，包括：用于存储数据的缓存；被耦合到缓存的多个核，多个核中的核包括：执行模块，用于执行至少一个指令，以根据所选择的操作模式执行针对第一源矩阵和第二源矩阵的乘法累加操作来生成结果矩阵，所选择的操作模式包括第一操作模式和第二操作模式，在第一操作模式中，至少第一源矩阵是具有位于特定位置处的非零数据元素的稀疏矩阵，在第二操作模式中，第一源矩阵和第二源矩阵都是密集矩阵，其中，当处于第一操作模式中时，第一源矩阵将以压缩格式被存储，压缩格式标识非零数据元素的位置，执行模块还包括：多个乘法累加模块，用于将第一源矩阵的非零数据元素与第二源矩阵中基于压缩格式中的位置标识出的对应数据元素相乘，以生成多个乘积，并将多个乘积与累加值相加来生成结果矩阵。

根据本申请的另一方面，提供了一种方法，包括：将数据存储在缓存中；由被耦合到缓存的多个核中的核、根据所选择的操作模式执行针对第一源矩阵和第二源矩阵的乘法累加操作来生成结果矩阵，所选择的操作模式包括第一操作模式和第二操作模式，在第一操作模式中，至少第一源矩阵是具有位于特定位置处的非零数据元素的稀疏矩阵，在第二操作模式中，第一源矩阵和第二源矩阵都是密集矩阵，其中，当处于第一操作模式中时，第一源矩阵将以压缩格式被存储，压缩格式标识非零数据元素的位置，乘法累加操作还包括：将第一源矩阵的非零数据元素与第二源矩阵中基于压缩格式中的位置标识出的对应数据元素相乘，以生成多个乘积，并且将多个乘积与累加值相加来生成结果矩阵。

根据本申请的又一方面，提供了一种存储有程序代码的机器可读介质，程序代码在被机器执行时使得机器执行上述方法。

附图说明

通过示例而非限制的方式在附图的图中示出了本发明，其中相似的附图标记表示类似的元素，并且其中：

图1是示出根据实施例的用于执行可变格式、可变稀疏矩阵乘法(VFVSMM)指令的处理部件的框图；

图2是根据一些实施例的用于执行可变格式、可变稀疏矩阵乘法(VFVSMM)指令的处理阵列的框图；

图3是示出根据一些实施例的可变格式、可变稀疏矩阵乘法(VFVSMM)指令的部分执行的流程框图；