[发明专利]集成电路器件和制造其的方法

说明书

本发明涉及一种集成电路器件和制造其的方法。该集成电路器件包括：沟道层，在穿透导电层和绝缘层的沟道孔中；电荷捕获图案，在导电层与沟道层之间在沟道孔内部；以及虚设电荷捕获图案，在绝缘层与沟道层之间在沟道孔内部。为了制造该集成电路器件，形成穿透绝缘层和模制层的沟道孔。形成连接到沟道孔的模制凹口。在模制凹口中形成初始电介质图案。氧化初始电介质图案以形成第一阻挡电介质图案。在沟道孔中形成电荷捕获层。去除模制层以形成导电空间。去除电荷捕获层的一部分以形成电荷捕获图案和虚设电荷捕获图案。

技术领域

本公开涉及集成电路器件和制造其的方法，更具体地，涉及包括非易失性垂直型存储器件的集成电路器件以及制造该包括非易失性垂直型存储器件的集成电路器件的方法。

背景技术

随着集成电路器件的增大的容量和高集成度，已经提供了垂直型存储器件，垂直型存储器件通过包括在垂直方向上堆叠在衬底上的多个存储单元而具有增大的存储容量。当在垂直型存储器件中增大垂直方向上的单元堆叠密度时，在垂直方向上相邻的单元之间的间隙可以减小，因此，由于相邻单元之间的电荷扩散引起的单元干扰，集成电路器件的可靠性可能劣化。

发明内容

一方面提供了具有如下结构的集成电路器件，该结构在高度地按比例缩放的垂直型存储器件中即使当在相邻单元之间的间隙相对小时也防止归因于在垂直方向上相邻的单元之间的电荷扩散的单元干扰并且提高可靠性。

另一方面提供了容易且高效地制造具有如下结构的集成电路器件的方法，该结构在高度地按比例缩放的垂直型存储器件中即使当在相邻单元之间的间隙相对小时也防止归因于在垂直方向上相邻的单元之间的电荷扩散的单元干扰并且提高可靠性。

根据一实施方式的一方面，提供了一种集成电路器件，其包括：导电图案，在衬底上在平行于衬底的表面的水平方向上延伸；绝缘层，在衬底上在所述水平方向上延伸、与导电图案相邻并且平行于导电图案；沟道层，在穿透导电图案和绝缘层的沟道孔中在垂直于衬底的所述表面的垂直方向上延伸；电荷存储图案，在导电图案与沟道层之间在沟道孔内部；以及虚设电荷存储图案，在绝缘层与沟道层之间在沟道孔内部，虚设电荷存储图案与电荷存储图案分开。

根据一实施方式的另一方面，提供了一种集成电路器件，其包括：多个导电图案，在衬底上在平行于衬底的表面的水平方向上延伸，所述多个导电图案在垂直于所述表面的垂直方向上彼此重叠；多个绝缘层，分别布置在所述多个导电图案中的相邻的导电图案之间，所述多个绝缘层在所述水平方向上延伸；沟道层，在穿透所述多个导电图案和所述多个绝缘层的沟道孔内在垂直方向上延伸；多个电荷捕获图案，在沟道孔内部彼此间隔开，并且插置在所述多个导电图案与沟道层之间；多个虚设电荷捕获图案，在沟道孔内部彼此间隔开，并且与所述多个电荷捕获图案间隔开，所述多个虚设电荷捕获图案插置在所述多个绝缘层与沟道层之间；以及多个阻挡电介质图案，包括多个第一图案部分和多个第二图案部分，所述多个第一图案部分分别布置在所述多个绝缘层中的相邻的绝缘层之间并且插置在所述多个导电图案与所述多个电荷捕获图案之间，所述多个第二图案部分围绕所述多个导电图案中的相应部分并且填充所述多个电荷捕获图案与所述多个虚设电荷捕获图案之间的相应空间。