[发明专利]一种堆叠MOS器件及其制备方法

说明书

本发明涉及一种堆叠MOS器件及其制备方法。一种堆叠MOS器件，包括半导体衬底，在所述半导体衬底表面由下至上依次堆叠有多个PN结构；每个所述PN结构包括：氧化硅层，设置于所述氧化硅层上表面的源区、漏区、沟道区，所述沟道区设置在所述源区和所述漏区之间，并且沟道区与所述氧化硅层的边界线低于所述源区与所述氧化硅层的边界线，也低于所述漏区与所述氧化硅层的边界线；并且位于顶部的所述PN结构的沟道区表面依次设有绝缘层、栅极。本发明通过增加导电沟道的数量以及特定的结构设计来增加饱和电流，还减少了漏电现象。

技术领域

本发明涉及半导体生产设备领域，特别涉及一种堆叠MOS器件及其制备方法。

背景技术

在当前的22nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。可见，在有限空间内导电沟道的有效体积对提高器件电特性以及扩展适用范围尤为重要。

因此，需要寻找一种充分增大导电沟道有效空间的器件结构及其制造方法。

为此，特提出本发明。

发明内容

本发明的主要目的在于提供一种堆叠MOS器件，该器件利用堆叠的多个PN结构(可以是PNP型或NPN型)形成了多个导电沟道，获得了更大的驱动电流，抑制了漏电现象，扩展了工作范围。

本发明的另一目的在于提供上述堆叠MOS器件的制备方法，该方法流程简单，对沉积、掺杂、注入的手段没有特殊要求，工艺成本低。

为了实现以上目的，本发明提供了以下技术方案：

一种堆叠MOS器件，包括半导体衬底，在所述半导体衬底表面由下至上依次堆叠有多个PN结构；

每个所述PN结构包括：

氧化硅层，

设置于所述氧化硅层上表面的源区、漏区、沟道区，所述沟道区设置在所述源区和所述漏区之间，并且沟道区与所述氧化硅层的边界线低于所述源区与所述氧化硅层的边界线，也低于所述漏区与所述氧化硅层的边界线；

并且位于顶部的所述PN结构的沟道区表面依次设有绝缘层、栅极。

上述器件可以达到以下效果：

(1)增加了PN结构的数量，且依次堆叠，可以达到“一次通电加压形成多个导电沟道”的效果。具体工作过程是：栅极上加正电压时，顶层沟道区会形成第一导电通道，载流子为电子，在顶层沟道区底部有正电荷聚集，形成正电压，在该正电压和栅极电压作用下，会使下方的沟道区形成第二导电通道，以此类推，会同时形成多个导电沟道，从而增加了饱和电流电流，增强了栅极控制能力。

(2)所述漏区与所述氧化硅层的边界线，以及所述源区与所述氧化硅层的边界线均高于沟道区与所述氧化硅层的边界线，这样可以避免源/漏区与氧化硅层、沟道区三者的边界线上形成漏电通道补偿沟道区的正电荷，即避免了漏电效应。

由此可见，本发明通过增加导电沟道的数量以及特定的结构设计来增加饱和电流，还减少了漏电现象。

上述堆叠MOS器件可采用以下制备方法：

步骤A：在半导体衬底上沉积氧化硅层；

步骤B：在所述氧化硅表面沉积硅层，向所述硅层的左右两侧的内部分别注入氧等离子体，然后向所述硅层的左右两侧的表面注入N型或P型掺杂，分别形成源区、漏区；